高速PCB设计指南 高速PCB设计指南之三 第一篇改进电路设计规程提高可测试性 随着微型化程度不断提高,元件和布线技术也取得巨大发展,例如BGA外壳封装的高集 成度的微型IC,以及导体之间的绝缘间距缩小到0.5mm,这些仅是其中的两个例子。电子元 件的布线设计方式,对以后制作流程中的测试能否很好进行,影响越来越大。下面介绍几种 重要规则及实用提示。 通过遵守一定的规程(DFT- Design for Testability,可测试的设计),可以大大减少生 产测试的准备和实施费用。这些规程已经过多年发展,当然,若采用新的生产技术和元件技 术,它们也要相应的扩展和适应。随着电子产品结构尺寸越来越小,目前出现了两个特别引 人注目的问题:一是可接触的电路节点越来越少;二是像在线测试(In- Circuit-Test)这 些方法的应用受到限制。为了解决这些问题,可以在电路布局上采取相应的措施,采用新的 测试方法和采用创新性适配器解决方案。第二个问题的解决还涉及到使原来作为独立工序使 用的测试系统承担附加任务。这些任务包括通过测试系统对存储器组件进行编程或者实行集 成化的元器件自测试( Built- in Self Test,BIST,内建的自测试)。将这些步骤转移到测 试系统中去,总起来看,还是创造了更多的附加价值。为了顺利地实施这些措施,在产品科 研开发阶段,就必须有相应的考虑 1、什么是可测减性 可测试性的意义可理解为:测试工程师可以用尽可能简单的方法来检测某种元件的特性 看它能否满足预期的功能。简单地讲就是: l11 检测产品是否符合技术规范的方法简单化到什么程度? 编制测试程序能快到什么程度? 发现产品故障全面化到什么程度? 接入测试点的方法简单化到什么程度? 为了达到良好的可测试必须考虑机械方面和电气方面的设计规程。当然,要达到最佳的 可测试性,需要付出一定代价,但对整个工艺流程来说,它具有一系列的好处,因此是产品 能否成功生产的重要前提。 2、为什么要发展测试友好技术 过去,若某一产品在上一测试点不能测试,那么这个问题就被简单地推移到直一个测试 点上去。如果产品缺陷在生产测试中不能发现,则此缺陷的识别与诊断也会简单地被推移到 功能和系统测试中去 相反地,今天人们试图尽可能提前发现缺陷,它的好处不仅仅是成本低,更重要的是今 天的产品非常复杂,某些制造缺陷在功能测试中可能根本检査不出来。例如某些要预先装软 件或编程的元件,就存在这样的问题。(如快闪存储器或ISPs:In- System Programmable Devices系统内可编程器件)。这些元件的编程必须在硏制开发阶段就计划好,而测试系统 也必须掌握这种编程 测试友好的电路设计要费一些钱,然而,测试困难的电路设计费的钱会更多。测试本身 是有成本的,测试成本随着测试级数的增加而加大;从在线测试到功能测试以及系统测试, 测试费用越来越大。如果跳过其中一项测试,所耗费用甚至会更大。一般的规则是每增加
高速 PCB 设计指南 - 1 - 高速 PCB 设计指南之三 第一篇 改进电路设计规程提高可测试性 随着微型化程度不断提高，元件和布线技术也取得巨大发展，例如 BGA 外壳封装的高集 成度的微型 IC，以及导体之间的绝缘间距缩小到 0.5mm，这些仅是其中的两个例子。电子元 件的布线设计方式，对以后制作流程中的测试能否很好进行，影响越来越大。下面介绍几种 重要规则及实用提示。 通过遵守一定的规程（DFT-Design for Testability，可测试的设计），可以大大减少生 产测试的准备和实施费用。这些规程已经过多年发展，当然，若采用新的生产技术和元件技 术，它们也要相应的扩展和适应。随着电子产品结构尺寸越来越小，目前出现了两个特别引 人注目的问题：一是可接触的电路节点越来越少；二是像在线测试（In-Circuit-Test）这 些方法的应用受到限制。为了解决这些问题，可以在电路布局上采取相应的措施，采用新的 测试方法和采用创新性适配器解决方案。第二个问题的解决还涉及到使原来作为独立工序使 用的测试系统承担附加任务。这些任务包括通过测试系统对存储器组件进行编程或者实行集 成化的元器件自测试（Built-in Self Test，BIST，内建的自测试）。将这些步骤转移到测 试系统中去，总起来看，还是创造了更多的附加价值。为了顺利地实施这些措施，在产品科 研开发阶段，就必须有相应的考虑。 1、什么是可测试性 可测试性的意义可理解为：测试工程师可以用尽可能简单的方法来检测某种元件的特性， 看它能否满足预期的功能。简单地讲就是： l 检测产品是否符合技术规范的方法简单化到什么程度？ l 编制测试程序能快到什么程度？ l 发现产品故障全面化到什么程度？ l 接入测试点的方法简单化到什么程度？ 为了达到良好的可测试必须考虑机械方面和电气方面的设计规程。当然，要达到最佳的 可测试性，需要付出一定代价，但对整个工艺流程来说，它具有一系列的好处，因此是产品 能否成功生产的重要前提。 2、为什么要发展测试友好技术 过去，若某一产品在上一测试点不能测试，那么这个问题就被简单地推移到直一个测试 点上去。如果产品缺陷在生产测试中不能发现，则此缺陷的识别与诊断也会简单地被推移到 功能和系统测试中去。 相反地，今天人们试图尽可能提前发现缺陷，它的好处不仅仅是成本低，更重要的是今 天的产品非常复杂，某些制造缺陷在功能测试中可能根本检查不出来。例如某些要预先装软 件或编程的元件，就存在这样的问题。（如快闪存储器或 ISPs：In-System Programmable Devices 系统内可编程器件）。这些元件的编程必须在研制开发阶段就计划好，而测试系统 也必须掌握这种编程。 测试友好的电路设计要费一些钱，然而，测试困难的电路设计费的钱会更多。测试本身 是有成本的，测试成本随着测试级数的增加而加大；从在线测试到功能测试以及系统测试， 测试费用越来越大。如果跳过其中一项测试，所耗费用甚至会更大。一般的规则是每增加一
高速PCB设计指南 级测试费用的增加系数是10倍。通过测试友好的电路设计,可以及早发现故障,从而使测 试友好的电路设计所费的钱迅速地得到补偿。 3、丈件资料怎样影响可测试性 只有充分利用元件开发中完整的数据资料,才有可能编制出能全面发现故障的测试程 序。在许多情况下,开发部门和测试部门之间的密切合作是必要的。文件资料对测试工程师 了解元件功能,制定测试战略,有无可争议的影响 为了绕开缺乏文件和不甚了解元件功能所产生的问题,测试系统制造商可以依靠软件工 具,这些工具按照随机原则自动产生测试模式,或者依靠非矢量相比,非矢量方法只能算作 种权宜的解决办法。 测试前的完整的文件资料包括零件表,电路设计图数据(主要是CAD数据)以及有关务 元件功能的详细资料(如数据表)。只有掌握了所有信息,才可能编制测试矢量,定义元件 失效样式或进行一定的预调整 某些机械方面的数据也是重要的,例如那些为了检查组件的焊接是否良好及定位是否所 需要的数据。最后,对于可编程的元件,如快闪存储器,PLD、FPGA等,如果不是在最后安 装时才编程,是在测试系统上就应编好程序的话,也必须知道各自的编程数据。快闪元件的 编程数据应完整无缺。如快闪芯片含16Mbit的数据,就应该可以用到16Mbit,这样可以防 止误解和避免地址冲突。例如,如果用一个4Mbit存储器向一个元件仅仅提供300Kbit数据, 就可能出现这种情况。当然数据应准备成流行的标准格式,如 Intel公司的Hex或 Motorola 公司的S记录结构等。大多数测试系统,只要能够对快闪或ISP元件进行编程,是可以解读 这些格式的。前面所提到的许多信息,其中许多也是元件制造所必须的。当然,在可制造性 和可测试性之间应明确区别,因为这是完全不同的概念,从而构成不同的前提 4、良好的可测性的机械接触条件 如果不考虑机械方面的基本规则,即使在电气方面具有非常良好的可测试性的电路,也 可能难以测试。许多因素会限制电气的可测试性。如果测试点不够或太小,探针床适配器就 难以接触到电路的每个节点。如果测试点位置误差和尺寸误差太大,就会产生测试重复性不 好的问题。在使用探针床配器时,应留意一系列有关套牢孔与测试点的大小和定位的建议。 5、最生可测减性的电气前提条件 电气前提条件对良好的可测试性,和机械接触条件一样重要,两者缺一不可。一个门电 路不能进行测试,原因可能是无法通过测试点接触到启动输入端,也可能是启动输入端处在 封装壳内,外部无法接触,在原则上这两情况同样都是不好的,都使测试无法进行。在设计 电路时应该注意,凡是要用在线测试法检测的元件,都应该具备某种机理,使各个元件能够 在电气上绝缘起来。这种机理可以借助于禁止输入端来实现,它可以将元件的输岀端控制在 静态的高欧姆状态。 虽然几乎所有的测试系统都能够逆驱动( Backdriving)方式将某一节点的状态带到任意 状态,但是所涉及的节点最好还是要备有禁止输入端,首先将此节点带到高欧姆状态,然后 再“平缓地”加上相应的电平。 同样,节拍发生器总是通过启动引线,门电路或插接电桥从振荡器后面直接断开。启 动输入端决不可直接与电路相连,而是通过100欧姆的电阻与电路连接。每个元件应有自己 的启动,复位或控制引线脚。必须避免许多元件的启动输入端共用一个电阻与电路相连。这 条规则对于ASIC元件也适用,这些元件也应有一个引线脚,通过它,可将输出端带到高欧 姆状态。如果元件在接通工作电压时可实行复位,这对于由测试器来引发复位也是非常有帮
高速 PCB 设计指南 - 2 - 级测试费用的增加系数是 10 倍。通过测试友好的电路设计，可以及早发现故障，从而使测 试友好的电路设计所费的钱迅速地得到补偿。 3、文件资料怎样影响可测试性 只有充分利用元件开发中完整的数据资料，才有可能编制出能全面发现故障的测试程 序。在许多情况下，开发部门和测试部门之间的密切合作是必要的。文件资料对测试工程师 了解元件功能，制定测试战略，有无可争议的影响。 为了绕开缺乏文件和不甚了解元件功能所产生的问题，测试系统制造商可以依靠软件工 具，这些工具按照随机原则自动产生测试模式，或者依靠非矢量相比，非矢量方法只能算作 一种权宜的解决办法。 测试前的完整的文件资料包括零件表，电路设计图数据（主要是 CAD 数据）以及有关务 元件功能的详细资料（如数据表）。只有掌握了所有信息，才可能编制测试矢量，定义元件 失效样式或进行一定的预调整。 某些机械方面的数据也是重要的，例如那些为了检查组件的焊接是否良好及定位是否所 需要的数据。最后，对于可编程的元件，如快闪存储器，PLD、FPGA 等，如果不是在最后安 装时才编程，是在测试系统上就应编好程序的话，也必须知道各自的编程数据。快闪元件的 编程数据应完整无缺。如快闪芯片含 16Mbit 的数据，就应该可以用到 16Mbit，这样可以防 止误解和避免地址冲突。例如，如果用一个 4Mbit 存储器向一个元件仅仅提供 300Kbit 数据， 就可能出现这种情况。当然数据应准备成流行的标准格式，如 Intel 公司的 Hex 或 Motorola 公司的 S 记录结构等。大多数测试系统，只要能够对快闪或 ISP 元件进行编程，是可以解读 这些格式的。前面所提到的许多信息，其中许多也是元件制造所必须的。当然，在可制造性 和可测试性之间应明确区别，因为这是完全不同的概念，从而构成不同的前提。 4、良好的可测试性的机械接触条件 如果不考虑机械方面的基本规则，即使在电气方面具有非常良好的可测试性的电路，也 可能难以测试。许多因素会限制电气的可测试性。如果测试点不够或太小，探针床适配器就 难以接触到电路的每个节点。如果测试点位置误差和尺寸误差太大，就会产生测试重复性不 好的问题。在使用探针床配器时，应留意一系列有关套牢孔与测试点的大小和定位的建议。 5、最佳可测试性的电气前提条件 电气前提条件对良好的可测试性，和机械接触条件一样重要，两者缺一不可。一个门电 路不能进行测试，原因可能是无法通过测试点接触到启动输入端，也可能是启动输入端处在 封装壳内，外部无法接触，在原则上这两情况同样都是不好的，都使测试无法进行。在设计 电路时应该注意，凡是要用在线测试法检测的元件，都应该具备某种机理，使各个元件能够 在电气上绝缘起来。这种机理可以借助于禁止输入端来实现，它可以将元件的输出端控制在 静态的高欧姆状态。 虽然几乎所有的测试系统都能够逆驱动（Backdriving）方式将某一节点的状态带到任意 状态，但是所涉及的节点最好还是要备有禁止输入端，首先将此节点带到高欧姆状态，然后 再“平缓地”加上相应的电平。 同样，节拍发生器总是通过启动引线，门电路或插接电桥从振荡器后面直接断开。启 动输入端决不可直接与电路相连，而是通过 100 欧姆的电阻与电路连接。每个元件应有自己 的启动，复位或控制引线脚。必须避免许多元件的启动输入端共用一个电阻与电路相连。这 条规则对于 ASIC 元件也适用，这些元件也应有一个引线脚，通过它，可将输出端带到高欧 姆状态。如果元件在接通工作电压时可实行复位，这对于由测试器来引发复位也是非常有帮
高速PCB设计指南 助的。在这种情况下,元件在测试前就可以简单地置于规定的状态 不用的元件引线脚同样也应该是可接触的,因为在这些地方未发现的短路也可能造成 元件故障。此外,不用的门电路往往在以后会被利用于设计改进,它们可能会改接到电路中 来。所以同样重要的是,它们从一开始就应经过测试,以保证其工件可靠。 6、改进可测試性 使用探针床适配器时,改进可测试性的建议 套牢孔 呈对角线配置 定位精度为±0.05m(±2mil) 直径精度为±0.076/-0mm(+3/-0mil) 相对于测试点的定位精度为±0.05m(±2mi1) 离开元件边缘距离至少为3mm 不可穿通接触 测试点 尽可能为正方形 测试点直径至少为0.88mm(35mi1) 测试点大小精度为±0.076mm(±3mi1) 测试点之间间隔精度为±0.076mm(±3mi1) 测试点间隔尽可能为2.5mm 镀锡,端面可直接焊接 ll111 距离元件边缘至少为3mn 所有测试点应可能处于插件板的背面 测试点应均匀布在插件板上 每个节点至少有一个测试点(100%通道) 备用或不用的门电路都有测试点 供电电源的多外测试点分布在不同位置 元件标志 标志文字同一方向 型号、版本、系列号及条形码明确标识 元件名称要清晰可见,且尽可能直接标在元件近旁 7、关于快闪存器和其它可编程元件 快闪存储器的编程时间有时会很长(对于大的存储器或存储器组可达1分钟)。因此, 此时不容许有其它元件的逆驱动,否则快闪存储器可能会受到损害。为了避免这种情况,必 须将所有与地址总线的控制线相连的元件置于高欧姆状态。同样,数据总线也必须能够被置 于隔绝状态,以确保快闪存储器为空载,并可进行下步编程 系统内可编程元件(ISP)有一些要求,如 Altera, XilinX和 Lattice等公司的产品, 还有其它一些特殊要求。除了可测试性的机械和电气前提条件应得到保证外,还要保证具有 编程和确证数据的可能性。对于 Altera和 Xilinx元件,使用了连串矢量格式( Serial vector Format sve),这种格式近期几乎已发展成为工业标准。许多测试系统可以对这类元件编程
高速 PCB 设计指南 - 3 - 助的。在这种情况下，元件在测试前就可以简单地置于规定的状态。 不用的元件引线脚同样也应该是可接触的，因为在这些地方未发现的短路也可能造成 元件故障。此外，不用的门电路往往在以后会被利用于设计改进，它们可能会改接到电路中 来。所以同样重要的是，它们从一开始就应经过测试，以保证其工件可靠。 6、改进可测试性 使用探针床适配器时，改进可测试性的建议 套牢孔 l 呈对角线配置 l 定位精度为±0.05mm （±2mil） l 直径精度为±0.076/-0mm （+3/-0mil） l 相对于测试点的定位精度为±0.05mm （±2mil） l 离开元件边缘距离至少为 3mm l 不可穿通接触 测试点 l 尽可能为正方形 l 测试点直径至少为 0.88mm （35mil） l 测试点大小精度为±0.076mm （±3mil） l 测试点之间间隔精度为±0.076mm （±3mil） l 测试点间隔尽可能为 2.5mm l 镀锡，端面可直接焊接 l 距离元件边缘至少为 3mm l 所有测试点应可能处于插件板的背面 l 测试点应均匀布在插件板上 l 每个节点至少有一个测试点（100％通道） l 备用或不用的门电路都有测试点 l 供电电源的多外测试点分布在不同位置 元件标志 l 标志文字同一方向 l 型号、版本、系列号及条形码明确标识 l 元件名称要清晰可见，且尽可能直接标在元件近旁 7、关于快闪存储器和其它可编程元件 快闪存储器的编程时间有时会很长（对于大的存储器或存储器组可达 1 分钟）。因此， 此时不容许有其它元件的逆驱动，否则快闪存储器可能会受到损害。为了避免这种情况，必 须将所有与地址总线的控制线相连的元件置于高欧姆状态。同样，数据总线也必须能够被置 于隔绝状态，以确保快闪存储器为空载，并可进行下步编程。 系统内可编程元件（ISP）有一些要求，如 Altera，XilinX 和 Lattuce 等公司的产品， 还有其它一些特殊要求。除了可测试性的机械和电气前提条件应得到保证外，还要保证具有 编程和确证数据的可能性。对于 Altera 和 Xilinx 元件，使用了连串矢量格式（Serial Vector Format SVF），这种格式近期几乎已发展成为工业标准。许多测试系统可以对这类元件编程
高速PCB设计指南 并将连串矢量格式(SVF)内的输入数据用于测试信号发生器。通过边界扫描键 ( Boundary-Scan- Kette jTAG)对这些元件编程,也将连串数据格式编程。在汇集编程数据 时,重要的是应考虑到电路中全部的元件链,不应将数据仅仅还原给要编程的元件 编程时,自动测试信号发生器考虑到整个的元件链,并将其它元件接入旁路模型中。 相反, Lattice公司要求用 JEDEC格式的数据,并通过通常的输入端和输出端并行编程。编 程后,数据还要用于检查元件功能。开发部门提供的数据应尽可能地便于测试系统直接应用, 或者通过简单转换便可应用 8、剧于边界扫(AG)应注意什么 由基于复杂元件组成精细网格的组件,给测试工程师只提供很少的可接触的测试点。此 时也仍然可能提高可测试性。对此可使用边界扫描和集成自测试技术来缩短测试完成时间和 提高测试效果。 对于开发工程师和测试工程师来说,建立在边界扫描和集成自测试技术基础上的测试战 略肯定会增加费用。开发工程师必然要在电路中使用的边界扫描元件(IE-1149.1-标准), 并且要设法使相应的具体的测试引线脚可以接触(如测试数据输入-TDI,测试数据输出-TDO 测试钟频-TCK和测试模式选择-TMS以及gf.测试复位)。测试工程师给元件制定一个边界 扫描模型(BSDL-边界扫描描述语言)。此时他必须知道,有关元件支持何种边界扫描功能和 指令。边界扫描测试可以诊断直至引线级的短路和断路。除此之外,如果开发工程师已作规 定,可以通过边界扫描指令“ RunbISt”来触发元件的自动测试。尤其是当电路中有许多 ASICS和其它复杂元件时,对于这些元件并不存在惯常的测试模型,通过边界扫描元件,可 以大大减少制定测试模型的费用 时间和成本降低的程度对于每个元件都是不同的。对于一个有IC的电路,如果需要 100%发现,大约需要40万个测试矢量,通过使用边界扫描,在同样的故障发现率下,测试 矢量的数目可以减少到数百个。因此,在没有测试模型,或接触电路的节点受到限制的条件 下,边界扫描方法具有特别的优越性。是否要采用边界扫描,是取决于开发利用和制造过程 中增加的成本费用。衽边界扫描必须和要求发现故障的时间,测试时间,进入市场的时间, 适配器成本进行权衡,并尽可能节约。在许多情况下,将传统的在线测试方法和边界扫描方 法混合盐业的方案是最佳的解决方式 第二篇混合信号PCB的分区设计 摘要:混合信号电路PCB的设计很复杂,元器件的布局、布线以及电源和地线的处理将 直接影响到电路性能和电磁兼容性能。本文介绍的地和电源的分区设计能优化混合信号电路 的性能。 如何降低数字信号和模拟信号间的相互干扰呢?在设计之前必须了解电磁兼容(EMC)的 两个基本原则:第一个原则是尽可能减小电流环路的面积:第二个原则是系统只采用一个参 考面。相反,如果系统存在两个参考面,就可能形成一个偶极天线(注:小型偶极天线的辐 射大小与线的长度、流过的电流大小以及频率成正比):而如果信号不能通过尽可能小的环 路返回,就可能形成一个大的环状天线(注:小型环状天线的辐射大小与环路面积、流过环 路的电流大小以及频率的平方成正比)。在设计中要尽可能避免这两种情况 有人建议将混合信号电路板上的数字地和模拟地分割开,这样能实现数字地和模拟地之 间的隔离。尽管这种方法可行,但是存在很多潜在的问题,在复杂的大型系统中问题尤其突
高速 PCB 设计指南 - 4 - 并将连串矢量格式（SVF）内的输入数 据用于测试信号 发生器。通过 边界扫描键 （Boundary-Scan-Kette JTAG）对这些元件编程，也将连串数据格式编程。在汇集编程数据 时，重要的是应考虑到电路中全部的元件链，不应将数据仅仅还原给要编程的元件。 编程时，自动测试信号发生器考虑到整个的元件链，并将其它元件接入旁路模型中。 相反，Lattice 公司要求用 JEDEC 格式的数据，并通过通常的输入端和输出端并行编程。编 程后，数据还要用于检查元件功能。开发部门提供的数据应尽可能地便于测试系统直接应用， 或者通过简单转换便可应用。 8、对于边界扫描（JTAG）应注意什么 由基于复杂元件组成精细网格的组件，给测试工程师只提供很少的可接触的测试点。此 时也仍然可能提高可测试性。对此可使用边界扫描和集成自测试技术来缩短测试完成时间和 提高测试效果。 对于开发工程师和测试工程师来说，建立在边界扫描和集成自测试技术基础上的测试战 略肯定会增加费用。开发工程师必然要在电路中使用的边界扫描元件（IEEE-1149.1-标准）， 并且要设法使相应的具体的测试引线脚可以接触（如测试数据输入-TDI，测试数据输出-TDO， 测试钟频-TCK 和测试模式选择-TMS 以及 ggf.测试复位）。测试工程师给元件制定一个边界 扫描模型（BSDL-边界扫描描述语言）。此时他必须知道，有关元件支持何种边界扫描功能和 指令。边界扫描测试可以诊断直至引线级的短路和断路。除此之外，如果开发工程师已作规 定，可以通过边界扫描指令“RunBIST”来触发元件的自动测试。尤其是当电路中有许多 ASICs 和其它复杂元件时，对于这些元件并不存在惯常的测试模型，通过边界扫描元件，可 以大大减少制定测试模型的费用。 时间和成本降低的程度对于每个元件都是不同的。对于一个有 IC 的电路，如果需要 100％发现，大约需要 40 万个测试矢量，通过使用边界扫描，在同样的故障发现率下，测试 矢量的数目可以减少到数百个。因此，在没有测试模型，或接触电路的节点受到限制的条件 下，边界扫描方法具有特别的优越性。是否要采用边界扫描，是取决于开发利用和制造过程 中增加的成本费用。衽边界扫描必须和要求发现故障的时间，测试时间，进入市场的时间， 适配器成本进行权衡，并尽可能节约。在许多情况下，将传统的在线测试方法和边界扫描方 法混合盐业的方案是最佳的解决方式 第二篇 混合信号 PCB 的分区设计 摘要：混合信号电路 PCB 的设计很复杂，元器件的布局、布线以及电源和地线的处理将 直接影响到电路性能和电磁兼容性能。本文介绍的地和电源的分区设计能优化混合信号电路 的性能。 如何降低数字信号和模拟信号间的相互干扰呢？在设计之前必须了解电磁兼容(EMC)的 两个基本原则：第一个原则是尽可能减小电流环路的面积；第二个原则是系统只采用一个参 考面。相反，如果系统存在两个参考面，就可能形成一个偶极天线(注：小型偶极天线的辐 射大小与线的长度、流过的电流大小以及频率成正比)；而如果信号不能通过尽可能小的环 路返回，就可能形成一个大的环状天线(注：小型环状天线的辐射大小与环路面积、流过环 路的电流大小以及频率的平方成正比)。在设计中要尽可能避免这两种情况。 有人建议将混合信号电路板上的数字地和模拟地分割开，这样能实现数字地和模拟地之 间的隔离。尽管这种方法可行，但是存在很多潜在的问题，在复杂的大型系统中问题尤其突
高速PCB设计指南 出。最关键的问题是不能跨越分割间隙布线,一旦跨越了分割间隙布线,电磁辐射和信号串 扰都会急剧增加。在PCB设计中最常见的问题就是信号线跨越分割地或电源而产生EMI问题。 模拟地 布线 数字地 模拟地 地连接桥 布线 数字地 如图1所示,我们采用上述分割方法,而且信号线跨越了两个地之间的间隙,信号电流的返 回路径是什么呢?假定被分割的两个地在某处连接在一起(通常情况下是在某个位置单点连 接),在这种情况下,地电流将会形成一个大的环路。流经大环路的高频电流会产生辐射和 很髙的地电感,如果流过大环路的是低电平模拟电流,该电流很容易受到外部信号干扰。最 糟糕的是当把分割地在电源处连接在一起时,将形成一个非常大的电流环路。另外,模拟地 和数字地通过一个长导线连接在一起会构成偶极天线。 了解电流回流到地的路径和方式是优化混合信号电路板设计的关键。许多设计工程师仅 仅考虑信号电流从哪儿流过,而忽略了电流的具体路径。如果必须对地线层进行分割,而且 必须通过分割之间的间隙布线,可以先在被分割的地之间进行单点连接,形成两个地之间的 连接桥,然后通过该连接桥布线。这样,在每一个信号线的下方都能够提供一个直接的电流 回流路径,从而使形成的环路面积很小 釆用光隔离器件或变压器也能实现信号跨越分割间隙。对于前者,跨越分割间隙的是 光信号:在采用变压器的情况下,跨越分割间隙的是磁场。还有一种可行的办法是采用差分 信号:信号从一条线流入从另外一条信号线返回,这种情况下,不需要地作为回流路径。 要深入探讨数字信号对模拟信号的干扰必须先了解高频电流的特性。高频电流总是选择 阻抗最小(电感最低),直接位于信号下方的路径,因此返回电流会流过邻近的电路层,而无 论这个临近层是电源层还是地线层。 在实际工作中一般倾向于使用统一地,而将PCB分区为模拟部分和数字部分。模拟信号
高速 PCB 设计指南 - 5 - 出。最关键的问题是不能跨越分割间隙布线，一旦跨越了分割间隙布线，电磁辐射和信号串 扰都会急剧增加。在PCB设计中最常见的问题就是信号线跨越分割地或电源而产生EMI问题。 如图 1 所示，我们采用上述分割方法，而且信号线跨越了两个地之间的间隙，信号电流的返 回路径是什么呢？假定被分割的两个地在某处连接在一起(通常情况下是在某个位置单点连 接)，在这种情况下，地电流将会形成一个大的环路。流经大环路的高频电流会产生辐射和 很高的地电感，如果流过大环路的是低电平模拟电流，该电流很容易受到外部信号干扰。最 糟糕的是当把分割地在电源处连接在一起时，将形成一个非常大的电流环路。另外，模拟地 和数字地通过一个长导线连接在一起会构成偶极天线。 了解电流回流到地的路径和方式是优化混合信号电路板设计的关键。许多设计工程师仅 仅考虑信号电流从哪儿流过，而忽略了电流的具体路径。如果必须对地线层进行分割，而且 必须通过分割之间的间隙布线，可以先在被分割的地之间进行单点连接，形成两个地之间的 连接桥，然后通过该连接桥布线。这样，在每一个信号线的下方都能够提供一个直接的电流 回流路径，从而使形成的环路面积很小。 采用光隔离器件或变压器也能实现信号跨越分割间隙。对于前者，跨越分割间隙的是 光信号；在采用变压器的情况下，跨越分割间隙的是磁场。还有一种可行的办法是采用差分 信号：信号从一条线流入从另外一条信号线返回，这种情况下，不需要地作为回流路径。 要深入探讨数字信号对模拟信号的干扰必须先了解高频电流的特性。高频电流总是选择 阻抗最小(电感最低)，直接位于信号下方的路径，因此返回电流会流过邻近的电路层，而无 论这个临近层是电源层还是地线层。 在实际工作中一般倾向于使用统一地，而将 PCB 分区为模拟部分和数字部分。模拟信号
高速PCB设计指南 在电路板所有层的模拟区内布线,而数字信号在数字电路区内布线。在这种情况下,数字信 号返回电流不会流入到模拟信号的地 只有将数字信号布线在电路板的模拟部分之上或者将模拟信号布线在电路板的数字部 分之上时,才会出现数字信号对模拟信号的干扰。出现这种问题并不是因为没有分割地,真 正的原因是数字信号的布线不适当。 PCB设计采用统一地,通过数字电路和模拟电路分区以及合适的信号布线,通常可以解 决一些比较困难的布局布线问题,同时也不会产生因地分割带来的一些潜在的麻烦。在这种 情况下,元器件的布局和分区就成为决定设计优劣的关键。如果布局布线合理,数字地电流 将限制在电路板的数字部分,不会干扰模拟信号。对于这样的布线必须仔细地检查和核对, 要保证百分之百遵守布线规则。否则,一条信号线走线不当就会彻底破坏一个本来非常不错 的电路板。 在将A/D转换器的模拟地和数字地管脚连接在一起时,大多数的A/D转换器厂商会建议: 将AGN和DGND管脚通过最短的引线连接到同一个低阻抗的地上(注:因为大多数A/D转换 器芯片内部没有将模拟地和数字地连接在一起,必须通过外部管脚实现模拟和数字地的连 接),任何与DGND连接的外部阻抗都会通过寄生电容将更多的数字噪声耦合到IC内部的模 拟电路上。按照这个建议,需要把AD转换器的AGN和DGND管脚都连接到模拟地上,但这 种方法会产生诸如数字信号去耦电容的接地端应该接到模拟地还是数字地的问题。 如果系统仅有一个AD转换器,上面的问题就很容易解决。如图 模拟地 没有跨越地 间隙的布线 AD转换器 地电流 数字地 中所示,将地分割开,在AD转换器下面把模拟地和 数字地部分连接在一起。采取该方法时,必须保证两个地之间的连接桥宽度与IC等宽,并 且任何信号线都不能跨越分割间隙。 如果系统中AD转换器较多,例如10个A/D转换器怎样连接呢?如果在每一个A/①D 转换器的下面都将模拟地和数字地连接在一起,则产生多点相连,模拟地和数字地之间的隔 离就毫无意义。而如果不这样连接,就违反了厂商的要求 模拟地部分 AD转换器 模拟 分割区 数字 地电流 布线 数字地部分 最好的办法是开始时就用统一地。如图4 所
高速 PCB 设计指南 - 6 - 在电路板所有层的模拟区内布线，而数字信号在数字电路区内布线。在这种情况下，数字信 号返回电流不会流入到模拟信号的地。 只有将数字信号布线在电路板的模拟部分之上或者将模拟信号布线在电路板的数字部 分之上时，才会出现数字信号对模拟信号的干扰。出现这种问题并不是因为没有分割地，真 正的原因是数字信号的布线不适当。 PCB 设计采用统一地，通过数字电路和模拟电路分区以及合适的信号布线，通常可以解 决一些比较困难的布局布线问题，同时也不会产生因地分割带来的一些潜在的麻烦。在这种 情况下，元器件的布局和分区就成为决定设计优劣的关键。如果布局布线合理，数字地电流 将限制在电路板的数字部分，不会干扰模拟信号。对于这样的布线必须仔细地检查和核对， 要保证百分之百遵守布线规则。否则，一条信号线走线不当就会彻底破坏一个本来非常不错 的电路板。 在将A/D转换器的模拟地和数字地管脚连接在一起时，大多数的A/D转换器厂商会建议： 将 AGND 和 DGND 管脚通过最短的引线连接到同一个低阻抗的地上(注：因为大多数 A/D 转换 器芯片内部没有将模拟地和数字地连接在一起，必须通过外部管脚实现模拟和数字地的连 接)，任何与 DGND 连接的外部阻抗都会通过寄生电容将更多的数字噪声耦合到 IC 内部的模 拟电路上。按照这个建议，需要把 A/D 转换器的 AGND 和 DGND 管脚都连接到模拟地上，但这 种方法会产生诸如数字信号去耦电容的接地端应该接到模拟地还是数字地的问题。 如果系 统 仅 有 一 个 A/D 转 换 器 ， 上 面 的 问 题 就 很 容 易 解 决 。 如 图 3 中所示，将地分割开，在 A/D 转换器下面把模拟地和 数字地部分连接在一起。采取该方法时，必须保证两个地之间的连接桥宽度与 IC 等宽，并 且任何信号线都不能跨越分割间隙。 如果系统中 A/D 转换器较多，例如 10 个 A/D 转换器怎样连接呢？如果在每一个 A/D 转换器的下面都将模拟地和数字地连接在一起，则产生多点相连，模拟地和数字地之间的隔 离就毫无意义。而如果不这样连接，就违反了厂商的要求。 最好的办法是开始时就用统一地。如图 4 所
高速PCB设计指南 示,将统一的地分为模拟部分和数字部分。这样的布局布线既满足了IC器件厂商对模拟地 和数字地管脚低阻抗连接的要求,同时又不会形成环路天线或偶极天线而产生EMC问题 如果对混合信号PCB设计采用统一地的做法心存疑虑,可以采用地线层分割的方法对 整个电路板布局布线,在设计时注意尽量使电路板在后边实验时易于用间距小于1/2英寸的 跳线或0欧姆电阻将分割地连接在一起。注意分区和布线,确保在所有的层上没有数字信号 线位于模拟部分之上,也没有任何模拟信号线位于数字部分之上。而且,任何信号线都不能 跨越地间隙或是分割电源之间的间隙。要测试该电路板的功能和EMC性能,然后将两个地通 过0欧姆电阻或跳线连接在一起,重新测试该电路板的功能和EMC性能。比较测试结果,会 发现几乎在所有的情况下,统一地的方案在功能和EMC性能方面比分割地更优越 分割地的方法还有用吗? 在以下三种情况可以用到这种方法:一些医疗设备要求在与病人连接的电路和系统之间 的漏电流很低:一些工业过程控制设备的输出可能连接到噪声很大而且功率高的机电设备 上:另外一种情况就是在PCB的布局受到特定限制时 在混合信号PCB板上通常有独立的数字和模拟电源,能够而且应该采用分割电源面。但 是紧邻电源层的信号线不能跨越电源之间的间隙,而所有跨越该间隙的信号线都必须位于紧 邻大面积地的电路层上。在有些情况下,将模拟电源以PCB连接线而不是一个面来设计可以 避免电源面的分割问题。 #混合信号PB设计是一个复杂的过程,投计过程要注意以下几点 1.将PCB分区为独立的模拟部分和数字部分。 2.合适的元器件布局。 3.A/D转换器跨分区放置。 4.不要对地进行分割。在电路板的模拟部分和数字部分下面敷设统一地 5在电路板的所有层中,数字信号只能在电路板的数字部分布线 6.在电路板的所有层中,模拟信号只能在电路板的模拟部分布线 7.实现模拟和数字电源分割。 8.布线不能跨越分割电源面之间的间隙。 9.必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上 10.分析返回地电流实际流过的路径和方式 11.采用正确的布线规则 欲知更多信息请查询:ww.sIgcon.com、w.ultracad.com和ww.hottconsultants.com 第三篇蛇形走线有什么作用? 请问各路大侠,蛇形走线有什么作用?为什么要蛇形走线?哪些类信号线需要蛇形走线,如果 要进行蛇形布线,需要满足什么规则和注意什么问题?烦 劳大侠们指点一下. RE:蛇形走线有什么作用?-北京/vhdl回复于2000-9-159:11:00 >>电感作用
高速 PCB 设计指南 - 7 - 示，将统一的地分为模拟部分和数字部分。这样的布局布线既满足了 IC 器件厂商对模拟地 和数字地管脚低阻抗连接的要求，同时又不会形成环路天线或偶极天线而产生 EMC 问题。 如果对混合信号 PCB 设计采用统一地的做法心存疑虑，可以采用地线层分割的方法对 整个电路板布局布线，在设计时注意尽量使电路板在后边实验时易于用间距小于 1/2 英寸的 跳线或 0 欧姆电阻将分割地连接在一起。注意分区和布线，确保在所有的层上没有数字信号 线位于模拟部分之上，也没有任何模拟信号线位于数字部分之上。而且，任何信号线都不能 跨越地间隙或是分割电源之间的间隙。要测试该电路板的功能和 EMC 性能，然后将两个地通 过 0 欧姆电阻或跳线连接在一起，重新测试该电路板的功能和 EMC 性能。比较测试结果，会 发现几乎在所有的情况下，统一地的方案在功能和 EMC 性能方面比分割地更优越。 #分割地的方法还有用吗？ 在以下三种情况可以用到这种方法：一些医疗设备要求在与病人连接的电路和系统之间 的漏电流很低；一些工业过程控制设备的输出可能连接到噪声很大而且功率高的机电设备 上；另外一种情况就是在 PCB 的布局受到特定限制时。 在混合信号 PCB 板上通常有独立的数字和模拟电源，能够而且应该采用分割电源面。但 是紧邻电源层的信号线不能跨越电源之间的间隙，而所有跨越该间隙的信号线都必须位于紧 邻大面积地的电路层上。在有些情况下，将模拟电源以 PCB 连接线而不是一个面来设计可以 避免电源面的分割问题。 #混合信号 PCB 设计是一个复杂的过程，设计过程要注意以下几点： 1.将 PCB 分区为独立的模拟部分和数字部分。 2.合适的元器件布局。 3.A/D 转换器跨分区放置。 4.不要对地进行分割。在电路板的模拟部分和数字部分下面敷设统一地。 5.在电路板的所有层中，数字信号只能在电路板的数字部分布线。 6.在电路板的所有层中，模拟信号只能在电路板的模拟部分布线。 7.实现模拟和数字电源分割。 8.布线不能跨越分割电源面之间的间隙。 9.必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上。 10.分析返回地电流实际流过的路径和方式。 11.采用正确的布线规则。 欲知更多信息请查询：www.sigcon.com、www.ultracad.com 和 www.hottconsultants.com。 第三篇 蛇形走线有什么作用? 请问各路大侠,蛇形走线有什么作用?为什么要蛇形走线?哪些类信号线需要蛇形走线,如果 要进行蛇形布线,需要满足什么规则和注意什么问题?烦 劳大侠们指点一下. RE:蛇形走线有什么作用? - 北京 / vhdl 回复于 2000-9-15 9:11:00 >>电感作用
高速PCB设计指南 视情况而定,比如PCI板上的蛇行线就是为了适应PCI33 MHzClock的线长要求 RE:蛇形走线有什么作用?一深圳/jack回复于20009-1512:04:00 关于蛇形走线,因为应用场合不同具不同的作用,如果蛇形走线在电脑板中出现,其主要起 到一个滤波电感的作用,提高电路的抗干扰能力,若在一般普通PCB板中,除了具有滤波电 感的作用外,还可作为收音机天线的电感线圈等等 RE:蛇形走线有什么作用?- Shanghai/ algal回复于20009-1513:14:00 电脑主机板中的蛇形走线,主要用在一些时钟信号中,如 PCIClK, AGPClk,它的作用有两点 1、阻抗匹配2、滤波电感。对一些重要信号,如 INTEL HUB架构中的 HUBLink,一共13根 跑233MH,要求必须严格等长,以消除时滞造成的隐患,绕线是唯一的解决办法。一般来 讲,蛇形走线的线距>=2倍的线宽。 RE:蛇形走线有什么作用?- beijing/free回复于2000-10-1612:24:00 等长布线,尤其是在高频电路中的数据线 RE:蛇形走线有什么作用?一广西北海/ shenshu?2000回复于2000-10-199:18:00 有没有计算蛇形线电感量的公式或经验值? RE:蛇形走线有什么作用?-北京/ fanglI回复于2000-10-2221:56:00 specctra可以编程设定网络走线的阻抗匹配规则和差分线走线规则 帮助里面讲了一些一般的设计原则 RE:蛇形走线有什么作用?-大连/ nkhare回复于2001-2-1520:07:00 有时也兼作电阻作用 RE:蛇形走线有什么作用?- Jinan/wwx回复于2001-2-1522:51:00 实际是一个分布参数的LC滤波器 RE:蛇形走线有什么作用?-广州/ anrey回复于2001-2-1611:04:00 滤波 RE:蛇形走线有什么作用?一珠海/ liangby回复于2001-2-1611:44:00 等长线。平横分布参数 RE:蛇形走线有什么作用?一珠海/ bigcat回复于2001-2-1620:36:0 高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期 内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟 差不超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽,线长,铜厚,板层结构 有关,但线过长会增大分布电容和分布电感,使信号质量,所以时钟IC引脚一般都接RC端接, 但蛇形走线并非起电感的作用,相反的,电感会使信号中的上升元中的高次谐波相移,造成信 号质量恶化,所以要求蛇形线间距最少是线宽的两倍,信号的上升时间越小就越易受分布电 容和分布电感的影响
高速 PCB 设计指南 - 8 - 视情况而定，比如 PCI 板上的蛇行线就是为了适应 PCI 33MHzClock 的线长要求 RE:蛇形走线有什么作用? - 深圳 / jack 回复于 2000-9-15 12:04:00 关于蛇形走线，因为应用场合不同具不同的作用,如果蛇形走线在电脑板中出现，其主要起 到一个滤波电感的作用，提高电路的抗干扰能力，若在一般普通 PCB 板中，除了具有滤波电 感的作用外，还可作为收音机天线的电感线圈等等. RE:蛇形走线有什么作用? - Shanghai / clgoal 回复于 2000-9-15 13:14:00 电脑主机板中的蛇形走线，主要用在一些时钟信号中，如 PCIClk,AGPClk，它的作用有两点： 1、阻抗匹配 2、滤波电感。对一些重要信号，如 INTEL HUB 架构中的 HUBLink,一共 13 根， 跑 233MHz，要求必须严格等长，以消除时滞造成的隐患，绕线是唯一的解决办法。一般来 讲，蛇形走线的线距>=2 倍的线宽。 RE:蛇形走线有什么作用? - beijing / free 回复于 2000-10-16 12:24:00 等长布线，尤其是在高频电路中的数据线。 RE:蛇形走线有什么作用? - 广西北海 / chenshu2000 回复于 2000-10-19 9:18:00 有没有计算蛇形线电感量的公式或经验值？ RE:蛇形走线有什么作用? - 北京 / fangll 回复于 2000-10-22 21:56:00 specctra 可以编程设定网络走线的阻抗匹配规则和差分线走线规则 帮助里面讲了一些一般的设计原则 RE:蛇形走线有什么作用? - 大连 / nkhare 回复于 2001-2-15 20:07:00 有时也兼作电阻作用。 RE:蛇形走线有什么作用? - jinan / wwx 回复于 2001-2-15 22:51:00 实际是一个分布参数的 LC 滤波器。 RE:蛇形走线有什么作用? - 广州 / anrey 回复于 2001-2-16 11:04:00 滤波 RE:蛇形走线有什么作用? - 珠海 / liangby 回复于 2001-2-16 11:44:00 等长线。平横分布参数 RE:蛇形走线有什么作用? - 珠海 / bigcat 回复于 2001-2-16 20:36:00 高速数字 PCB 板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期 内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟 差不超过 1/4 时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽,线长,铜厚,板层结构 有关,但线过长会增大分布电容和分布电感,使信号质量,所以时钟IC引脚一般都接RC端接, 但蛇形走线并非起电感的作用,相反的,电感会使信号中的上升元中的高次谐波相移,造成信 号质量恶化,所以要求蛇形线间距最少是线宽的两倍,信号的上升时间越小就越易受分布电 容和分布电感的影响
高速PCB设计指南 RE:蛇形走线有什么作用?-北京/ BITLEFT回复于2001-6-209:59:00 蛇行走线应该注意什么问题?如果,走得不好,对pcb板的抗干扰能力是不是不能好转,反 而会有恶化作用? RE:蛇形走线有什么作用?- Guangzhou/ yilian回复于2001-6-2011:19:00 简单地说,PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时,蛇形 走线的主要作用是补偿“同一组相关”信号线中延时较小的部分,这些部分通常是没有或比 其它信号少通过另外的逻辑处理;最典型的就是时钟线,通常它不需经过任何其它逻辑处理, 因而其延时会小于其它相关信号。 14:44:00 哈,在微波电路中,大多蛇行线是为了减小PCB的面积!—因为线长有严格限制。 RE:蛇形走线有什么作用?一珠海/ bigcat回复于2001-6-2019:14:00 等线长的蛇形走线没有任何抗干扰的功能,它的作用是将有时序要求的总线或时钟线的 延迟控制在所要求的范围内,至于要求如果不会算也可从 DATASHEET上得到,一般有时序要 求的都会给出线长匹配的数据;在走线时一般遵循wW法则(绕线的间距要两倍于线宽) 这样可消除线间78%的互感,尽量减少因电感变化而引起的阻抗不连续 另外说明我不是高手,抬得越高摔得越痛:若想见识高手,可以到WWW。 EDACH NA。COM的高速设计论坛上,有一篇解释版主回的解释线间串扰的帖子,有波形图和 注释,这样可以知道什么样水平的是高手。 RE:蛇形走线有什么作用?-上海市/bab0523回复于2001-7-1013:35:00 主板中,蛇形走线基本上是为了等长,不光 HUBLINK, CPUCLK, PCICLK:IDE,DIMM也要绕 线,绕线线距依据走线线距,可1:2,1:3,1:4- RE:蛇形走线有什么作用?-东莞/ yuanqu cn回复于2001-8-1814:30:00 在2。4G的对讲机中用作电感,可是我不知怎样计算电感量,不知大侠有这方面的经验 RE:蛇形走线有什么作用?- hanzhou/ wayuu回复于2001-8-2215:35:00 RE:蛇形走线,大多为了实现总线间的长度匹配,或为了减少布线面积,从电磁干扰的角度 来说,比较不利,增大了环路面积,考虑到线间干扰,常常不能达到减少布线面积的目的 RE:蛇形走线有什么作用?一东莞长安/蒋国伟回复于2001-8-2218:21:00 短而窄的蛇形走线可做保险丝 第四篇确保信号完整性的电路板设计准则 信号完整性(SI)问题解决得越早,设计的效率就越高,从而可避免在电路板设计完成 之后才增加端接器件。SⅠ设计规划的工具和资源不少,本文探索信号完整性的核心议题以
高速 PCB 设计指南 - 9 - RE:蛇形走线有什么作用? - 北京 / BITLEFT 回复于 2001-6-20 9:59:00 蛇行走线应该注意什么问题？如果，走得不好，对 pcb 板的抗干扰能力是不是不能好转，反 而会有恶化作用？ RE:蛇形走线有什么作用? - GuangZhou / yxlian 回复于 2001-6-20 11:19:00 简单地说，PCB 上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时，蛇形 走线的主要作用是补偿“同一组相关”信号线中延时较小的部分，这些部分通常是没有或比 其它信号少通过另外的逻辑处理；最典型的就是时钟线，通常它不需经过任何其它逻辑处理， 因而其延时会小于其它相关信号。 14:44:00 哈，在微波电路中，大多蛇行线是为了减小 PCB 的面积！——因为线长有严格限制。 RE:蛇形走线有什么作用? - 珠海 / bigcat 回复于 2001-6-20 19:14:00 等线长的蛇形走线没有任何抗干扰的功能，它的作用是将有时序要求的总线或时钟线的 延迟控制在所要求的范围内，至于要求如果不会算也可从 DATASHEET 上得到，一般有时序要 求的都会给出线长匹配的数据；在走线时一般遵循 3W 法则（绕线的间距要两倍于线宽）， 这样可消除线间 78%的互感，尽量减少因电感变化而引起的阻抗不连续。 另外说明我不是高手，抬得越高摔得越痛；若想见识高手，可以到ＷＷＷ。ＥＤＡＣＨ ＩＮＡ。ＣＯＭ的高速设计论坛上，有一篇解释版主回的解释线间串扰的帖子，有波形图和 注释，这样可以知道什么样水平的是高手。 RE:蛇形走线有什么作用? - 上海市 / bab0523 回复于 2001-7-10 13:35:00 主板中，蛇形走线基本上是为了等长， 不光 HUBLINK，CPUCLK，PCICLK；IDE，DIMM 也要绕 线，绕线线距依据走线线距，可 1：2，1：3，1：4—— RE:蛇形走线有什么作用? - 东莞 / yuanqui_cn 回复于 2001-8-18 14:30:00 在 2。4G 的对讲机中用作电感，可是我不知怎样计算电感量，不知大侠有这方面的经验 RE:蛇形走线有什么作用? - hanzhou / wdyuut 回复于 2001-8-22 15:35:00 RE:蛇形走线，大多为了实现总线间的长度匹配，或为了减少布线面积，从电磁干扰的角度 来说，比较不利，增大了 环路面积，考虑到线间干扰，常常不能达到减少布线面积的目的 RE:蛇形走线有什么作用? - 东莞长安 / 蒋国伟 回复于 2001-8-22 18:21:00 短而窄的蛇形走线可做保险丝。 第四篇 确保信号完整性的电路板设计准则 信号完整性(SI)问题解决得越早，设计的效率就越高，从而可避免在电路板设计完成 之后才增加端接器件。SI 设计规划的工具和资源不少，本文探索信号完整性的核心议题以
高速PCB设计指南 及解决SI问题的几种方法,在此忽略设计过程的技术细节 1、SI问题的提出 随着IC输出开关速度的提高,不管信号周期如何,几乎所有设计都遇到了信号完整性 问题。即使过去你没有遇到SI问题,但是随着电路工作频率的提高,今后一定会遇到信号 完整性问题。 信号完整性问题主要指信号的过冲和阻尼振荡现象,它们主要是IC驱动幅度和跳变时 间的函数。也就是说,即使布线拓扑结构没有变化,只要芯片速度变得足够快,现有设计也 将处于临界状态或者停止工作。我们用两个实例来说明信号完整性设计是不可避免的。 实例之一:在通信领域,前沿的电信公司正为语音和数据交换生产高速电路板(高于 500MHz),此时成本并不特别重要,因而可以尽量采用多层板。这样的电路板可以实现充分 接地并容易构成电源回路,也可以根据需要采用大量离散的端接器件,但是设计必须正确, 不能处于临界状态 SI和EMC专家在布线之前要进行仿真和计算,然后,电路板设计就可以遵循一系列非 常严格的设计规则,在有疑问的地方,可以增加端接器件,从而获得尽可能多的SI安全裕 量。电路板实际工作过程中,总会出现一些问题,为此,通过采用可控阻抗端接线,可以避 免出现SI问题。简而言之,超标准设计可以解决SI问题 实例之二:从成本上考虑,电路板通常限制在四层以内(里面两层分别是电源层和接地层)。 这极大限制了阻抗控制的作用。此外,布线层少将加剧串扰,同时信号线间距还必须最小以 布放更多的印制线。另一方面,设计工程师必须采用最新和最好的CPU、内存和视频总线设 计,这些设计就必须考虑SI问题。 关于布线、拓扑结构和端接方式,工程师通常可以从CPU制造商那里获得大量建议, 然而,这些设计指南还有必要与制造过程结合起来。在很大程度上,电路板设计师的工作比 电信设计师的工作要困难,因为增加阻抗控制和端接器件的空间很小。此时要充分研究并解 决那些不完整的信号,同时确保产品的设计期限。 下面介绍设计过程通用的SI设计准则 设计前的准备工作 在设计开始之前,必须先行思考并确定设计策略,这样才能指导诸如元器件的选择、工 艺选择和电路板生产成本控制等工作。就SI而言,要预先进行调研以形成规划或者设计准 则,从而确保设计结果不出现明显的SI问题、串扰或者时序问题。有些设计准则可以由IC 制造商提供,然而,芯片供应商提供的准则(或者你自己设计的准则)存在一定的局限性,按 照这样的准则可能根本设计不了满足SI要求的电路板。如果设计规则很容易,也就不需要 设计工程师了 在实际布线之前,首先要解决下列问题,在多数情况下,这些问题会影响你正在设计(或 者正在考虑设计)的电路板,如果电路板的数量很大,这项工作就是有价值的 3、电路板的层叠 某些项目组对PCB层数的确定有很大的自主权,而另外一些项目组却没有这种自主权 因此,了解你所处的位置很重要。与制造和成本分析工程师交流可以确定电路板的层叠误差, 这时还是发现电路板制造公差的良机。比如,如果你指定某一层是50Ω阻抗控制,制造商 怎样测量并确保这个数值呢? 其他的重要问题包括:预期的制造公差是多少?在电路板上预期的绝缘常数是多少?线
高速 PCB 设计指南 - 10 - 及解决 SI 问题的几种方法，在此忽略设计过程的技术细节。 1、SI 问题的提出 随着 IC 输出开关速度的提高，不管信号周期如何，几乎所有设计都遇到了信号完整性 问题。即使过去你没有遇到 SI 问题，但是随着电路工作频率的提高，今后一定会遇到信号 完整性问题。 信号完整性问题主要指信号的过冲和阻尼振荡现象，它们主要是 IC 驱动幅度和跳变时 间的函数。也就是说，即使布线拓扑结构没有变化，只要芯片速度变得足够快，现有设计也 将处于临界状态或者停止工作。我们用两个实例来说明信号完整性设计是不可避免的。 实例之一：在通信领域，前沿的电信公司正为语音和数据交换生产高速电路板(高于 500MHz)，此时成本并不特别重要，因而可以尽量采用多层板。这样的电路板可以实现充分 接地并容易构成电源回路，也可以根据需要采用大量离散的端接器件，但是设计必须正确， 不能处于临界状态。 SI 和 EMC 专家在布线之前要进行仿真和计算，然后，电路板设计就可以遵循一系列非 常严格的设计规则，在有疑问的地方，可以增加端接器件，从而获得尽可能多的 SI 安全裕 量。电路板实际工作过程中，总会出现一些问题，为此，通过采用可控阻抗端接线，可以避 免出现 SI 问题。简而言之，超标准设计可以解决 SI 问题。 实例之二：从成本上考虑，电路板通常限制在四层以内(里面两层分别是电源层和接地层)。 这极大限制了阻抗控制的作用。此外，布线层少将加剧串扰，同时信号线间距还必须最小以 布放更多的印制线。另一方面，设计工程师必须采用最新和最好的 CPU、内存和视频总线设 计，这些设计就必须考虑 SI 问题。 关于布线、拓扑结构和端接方式，工程师通常可以从 CPU 制造商那里获得大量建议， 然而，这些设计指南还有必要与制造过程结合起来。在很大程度上，电路板设计师的工作比 电信设计师的工作要困难，因为增加阻抗控制和端接器件的空间很小。此时要充分研究并解 决那些不完整的信号，同时确保产品的设计期限。 下面介绍设计过程通用的 SI 设计准则。 2、设计前的准备工作 在设计开始之前，必须先行思考并确定设计策略，这样才能指导诸如元器件的选择、工 艺选择和电路板生产成本控制等工作。就 SI 而言，要预先进行调研以形成规划或者设计准 则，从而确保设计结果不出现明显的 SI 问题、串扰或者时序问题。有些设计准则可以由 IC 制造商提供，然而，芯片供应商提供的准则(或者你自己设计的准则)存在一定的局限性，按 照这样的准则可能根本设计不了满足 SI 要求的电路板。如果设计规则很容易，也就不需要 设计工程师了。 在实际布线之前，首先要解决下列问题，在多数情况下，这些问题会影响你正在设计(或 者正在考虑设计)的电路板，如果电路板的数量很大，这项工作就是有价值的。 3、电路板的层叠 某些项目组对 PCB 层数的确定有很大的自主权，而另外一些项目组却没有这种自主权， 因此，了解你所处的位置很重要。与制造和成本分析工程师交流可以确定电路板的层叠误差， 这时还是发现电路板制造公差的良机。比如，如果你指定某一层是 50Ω 阻抗控制，制造商 怎样测量并确保这个数值呢？ 其他的重要问题包括：预期的制造公差是多少？在电路板上预期的绝缘常数是多少？线
