数字逻辑电路 第四部分：时序逻辑电路 实验十二触发器及其应用 一、实验目的 1、掌握基本RS、JK、T和D触发器的逻辑功能。 2、掌握集成触发器的功能和使用方法。 3、熟悉触发器之间相互转换的方法。 二、实验原理 触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输 出状态不仅与输入有关，而且还与原先的输出状态有关。触发器有两个稳定状 态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个 稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器 件，是构成各种时序电路的最基本逻辑单元。 1.基本RS触发器 图13-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制 低电平直接触发的触发器。基本S触发器具有置“0”、置“1”和保持三 种功能。通常称5为置“1”端，因为S=0时触发器被置“1”：R为置“0” 端，因为R=0时触发器被置“0”。当S=R=1时状态保持，当S=R=0时为 不定状态，应当避免这种状态。 图12-1二与非门组成的基本S触发器 (a)逻辑图 (b)逻辑符号 基本S触发器的逻辑符号见图12-1(b),二输入端的边框外侧都画有小 -56
数字逻辑电路 - 56 - 第四部分: 时序逻辑电路 实验十二 触发器及其应用 一、实验目的 1、掌握基本 RS、JK、T 和 D 触发器的逻辑功能。 2、掌握集成触发器的功能和使用方法。 3、熟悉触发器之间相互转换的方法。 二、实验原理 触发器是能够存储 1 位二进制码的逻辑电路，它有两个互补输出端，其输 出状态不仅与输入有关，而且还与原先的输出状态有关。触发器有两个稳定状 态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个 稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器 件，是构成各种时序电路的最基本逻辑单元。 1. 基本 RS 触发器 图 13-1 为由两个与非门交叉耦合构成的基本 RS 触发器，它是无时钟控制 低电平直接触发的触发器。基本 RS 触发器具有置“0”、置“1”和保持三 种功能。通常称 S 为置“1”端，因为 S =0 时触发器被置“1”； R 为置“0” 端，因为 R =0 时触发器被置“0”。当 S = R =1 时状态保持，当 S = R =0 时为 不定状态，应当避免这种状态。 图 12-1 二与非门组成的基本 RS 触发器 （a）逻辑图 (b) 逻辑符号 基本 RS 触发器的逻辑符号见图 12-1(b)，二输入端的边框外侧都画有小
数字逻辑电路 圆圈，这是因为置1与置0都是低电平有效。 2、JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性 较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发 的边沿触发器。引脚逻辑图如图12-2所示：JK触发器的状态方程为： Q=J顶"+KQ 3 5 1 CLK 2 K 066 9 图12-2JK触发器的引脚逻辑图 其中，J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或 两个以上输入端时，组成“与”的关系。Q和O为两个互补输入端。通常把Q=0、 O=1的状态定为触发器“0”状态：而把Q=1,O=0定为“1”状态。 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 CC4027是CM0S双JK触发器，其功能与74LS112相同，但采用上升沿触发， R、S端为高电平有效。 3、T触发器 在JK触发器的状态方程中，令J」=K=T则变换为： Om =TO+To" 这就是T触发器的特性方程。由上式有： 当T=1时，Q1=Q 当T=0时，Q1=Q 即当T=1时，为翻转状态：当T=0时，为保持状态。 -57-
数字逻辑电路 - 57 - 圆圈，这是因为置 1 与置 0 都是低电平有效。 2、JK 触发器 在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性 较强的一种触发器。本实验采用 74LS112 双 JK 触发器，是下降边沿触发 的边沿触发器。引脚逻辑图如图 12-2 所示；JK 触发器的状态方程为： n n n Q =JQ +KQ +1 图 12-2 JK 触发器的引脚逻辑图 其中，J 和 K 是数据输入端，是触发器状态更新的依据，若 J、K 有两个或 两个以上输入端时，组成“与”的关系。 Q 和 Q 为两个互补输入端。通常把 Q =0、 Q =1 的状态定为触发器“0”状态；而把 Q =1，Q =0 定为“1”状态。 JK 触发器常被用作缓冲存储器，移位寄存器和计数器。 CC4027 是 CMOS 双 JK 触发器，其功能与 74LS112 相同，但采用上升沿触发， R、S 端为高电平有效。 3、T 触发器 在 JK 触发器的状态方程中，令 J=K=T 则变换为： n n n 1 Q TQ TQ + = + 这就是 T 触发器的特性方程。由上式有： 当 T=1 时， n n 1 Q Q + = 当 T=0 时， n n 1 Q Q + = 即当 T=1 时，为翻转状态；当 T=0 时，为保持状态
数字逻辑电路 4、D触发器 在输入信号为单端的情况下，D触发器用起来更为方便，其状态方程为： O1 =D 其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿 触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广， 可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多型号可供各种 用途的需要而选用。如双D(74LS74,CC4013),四D(74LS175,CC4042),六 D(74S174,CC14174),八D(74LS374)等。 图12-3为双D(74LS74)的引脚排列图。 2 Q CLK 6 图12-374S74的引脚排列图 5、触发器之间的相互转换 在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但是可 以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、K两端 接在一起，并认它为T端，就得到所需的T触发器。 JK触发器也可以转换成为D触发器，如图12-4所示 图12-4JK触发器转换成为D触发器 -58
数字逻辑电路 - 58 - 4、D 触发器 在输入信号为单端的情况下，D 触发器用起来更为方便，其状态方程为： n 1 Q D + = 其输出状态的更新发生在 CP 脉冲的上升沿，故又称为上升沿触发的边沿 触发器，触发器的状态只取决于时钟到来前 D 端的状态，D 触发器的应用很广， 可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多型号可供各种 用途的需要而选用。如双 D（74LS74，CC4013），四 D（74LS175，CC4042），六 D（74LS174，CC14174），八 D（74LS374）等。 图 12-3 为双 D（74LS74）的引脚排列图。 图 12-3 74LS74 的引脚排列图 5、触发器之间的相互转换 在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但是可 以利用转换的方法获得具有其它功能的触发器。例如将 JK 触发器的 J、K 两端 接在一起，并认它为 T 端，就得到所需的 T 触发器。 JK 触发器也可以转换成为 D 触发器，如图 12-4 所示。 图 12-4 JK 触发器转换成为 D 触发器
数字逻辑电路 三、实验设备与器材 1、数字逻辑电路实验箱。 2、数字逻辑电路实验箱扩展板。 3、双踪示波器，数字万用表。 4、芯片74LS00、74LS04、74LS10、74LS74(或CC4013)、74LS112(或CC4027)。 四、实验内容及实验步骤 1、测试基本S触发器的逻辑功能 按图12-1，用两个与非门组成基本S触发器，输入端5、R接逻辑电平 输出插孔（拨位开关输出端），输出端Q和O接逻辑电平显示输入插孔（发光 二极管输入端瑞)，测试它的逻辑功能并画出真值表将实验结果填入表内。 将两个与非门换成两个或非门，要求同上，测试它的逻辑功能并画出真值 表将实验结果填入表内。 2、测试JK触发器74LS112的逻辑功能 (1)测试JK触发器的复位、置位功能 任取一个JK触发器，R。、S。、J、K端接逻辑电平输出插孔，CP接单次 脉冲源，输出端Q和O接逻辑电平显示输入插孔。要求改变R。、S。(J、K 和CP处于任意状态)，并在R,=0(S。=1)或S。=0(R=1)作用期间任意改 变J、K和CP的状态，观察Q和夏的状态，自拟表格并记录之。 (2)测试JK触发器的逻辑功能 不断改变J、K和CP的状态，观察Q和豆的状态变化，观察触发器状态 更新是否发生在CP的下降沿，记录之。 (3)将JK触发器的J、K端连在一起，构成T触发器 在CP端输入1z连续脉冲，观察Q端的变化，用双踪示波器观察CP、Q和 豆的波形，注意相位关系，描绘之。 (4)JK触发器转换成D触发器 按图12-4连线，方法与步骤同上，测试D触发器的逻辑功能并画出真值 表将实验结果填入表内。 2、RS基本触发器的应用举例 -59-
数字逻辑电路 - 59 - 三、实验设备与器材 1、数字逻辑电路实验箱。 2、数字逻辑电路实验箱扩展板。 3、双踪示波器，数字万用表。 4、芯片 74LS00、74LS04、74LS10、74LS74（或 CC4013）、74LS112（或 CC4027）。 四、实验内容及实验步骤 1、测试基本 RS 触发器的逻辑功能 按图 12-1，用两个与非门组成基本 RS 触发器，输入端 S 、 R 接逻辑电平 输出插孔（拨位开关输出端），输出端 Q 和 Q 接逻辑电平显示输入插孔（发光 二极管输入端），测试它的逻辑功能并画出真值表将实验结果填入表内。 将两个与非门换成两个或非门，要求同上，测试它的逻辑功能并画出真值 表将实验结果填入表内。 2、测试 JK 触发器 74LS112 的逻辑功能 （1）测试 JK 触发器的复位、置位功能 任取一个 JK 触发器， RD 、 D S 、J、K 端接逻辑电平输出插孔，CP 接单次 脉冲源，输出端 Q 和 Q 接逻辑电平显示输入插孔。要求改变 RD 、 D S （J、K 和 CP 处于任意状态），并在 RD =0（ D S =1）或 D S =0（ RD =1）作用期间任意改 变 J、K 和 CP 的状态，观察 Q 和 Q 的状态，自拟表格并记录之。 （2）测试 JK 触发器的逻辑功能 不断改变 J、K 和 CP 的状态，观察 Q 和 Q 的状态变化，观察触发器状态 更新是否发生在 CP 的下降沿，记录之。 （3）将 JK 触发器的 J、K 端连在一起，构成 T 触发器 在 CP 端输入 1Hz 连续脉冲，观察 Q 端的变化，用双踪示波器观察 CP、Q 和 Q 的波形，注意相位关系，描绘之。 （4）JK 触发器转换成 D 触发器 按图 12-4 连线，方法与步骤同上，测试 D 触发器的逻辑功能并画出真值 表将实验结果填入表内。 2、RS 基本触发器的应用举例
数字逻辑电路 33 图12-5去抖动电路图 上图是由基本S触发器构成的去抖动电路开关，它是利用基本RS触发 器的记忆作用来消除开关震动带来的影响。参考有关资料分析其工作原理，自 己在扩展板上搭建电路来验证该去抖动电路的功能， 3、测试双D触发器74LS74的逻辑功能 ()测试D触发器的复位、置位功能 测试方法与步骤同实验内容2(1)，只是它们的功能引脚不同，相关的 管脚分布参见附录，自拟表格记录。 (2)测试D触发器的逻辑功能 D 8 O Q”=0 g=1 0 0变1 1变0 0变1 1变0 按上表要求进行测试，并观察触发器状态是否发生在CP脉冲的上升 沿（即由0变1），记录之。 五、实验预习要求 1.复习有关触发器内容，熟悉有关器件的管脚分配。 2.列出各触发器功能测试表格。 60
数字逻辑电路 - 60 - 图 12-5 去抖动电路图 上图是由基本 RS 触发器构成的去抖动电路开关， 它是利用基本 RS 触发 器的记忆作用来消除开关震动带来的影响。参考有关资料分析其工作原理，自 己在扩展板上搭建电路来验证该去抖动电路的功能， 3、 测试双 D 触发器 74LS74 的逻辑功能 ⑴测试 D 触发器的复位、置位功能 测试方法与步骤同实验内容 2（1），只是它们的功能引脚不同，相关的 管脚分布参见附录，自拟表格记录。 ⑵ 测试 D 触发器的逻辑功能 D CP n 1 Q + n Q =0 n Q =1 0 0 变 1 1 变 0 1 0 变 1 1 变 0 按上表要求进行测试，并观察触发器状态是否发生在 CP 脉冲的上升 沿（即由 0 变 1），记录之。 五、实验预习要求 1．复习有关触发器内容，熟悉有关器件的管脚分配。 2．列出各触发器功能测试表格
数字逻辑电路 3.参考有关资料查看74LS112和74LS74的逻辑功能。 六、实验报告要求 1、 列表整理各类触发器的逻辑功能。 2、总结观察到的波形，说明触发器的触发方式。 3、利用普通的机械开关组成的数据开关所产生的信号是否可以作为触发 器的时钟脉冲信号，为什么？是否可以作为触发器的其它输入端的信 号，又是为什么？ 4、 思考：为什么图12-5所示的去抖动电路能去抖动？ 七、触发器的使用规则 ①通常根据数字系统的时序配合关系正确选用触发器，除特殊功能外， 般在同一系统中选择相同触发方式的同类型触发器较好。 ②工作速度要求较高的情况下采用边沿触发方式的触发器较好。但速度越 高，越易受外界干扰。上升沿触发还是下降沿触发，原则上没有优劣之 分。如果是TTL电路的触发器，因为输出为“0”时的驱动能力远强于输 出为“1”时的驱动能力，尤其是当集电极开路输出时上升边沿更差，为 此选用下降沿触发更好些。 ③触发器在使用前必须经过全面测试才能保证可靠性。使用时必须注意置 “1”和复“0”脉冲的最小宽度及恢复时间。 ④触发器翻转时的动态功耗远大于静态功耗，为此系统设计者应尽可能避 免同一封装内的触发器同时翻转（尤其是甚高速电路）。 ⊙CMOS集成触发器与TTL集成触发器在逻辑功能、触发方式上基本相同。 使用时不宜将这两种器件同时使用。因CMOS内部电路结构以及对触发时 钟脉冲的要求与TTL存在较大的差别。 -61-
数字逻辑电路 - 61 - 3．参考有关资料查看 74LS112 和 74LS74 的逻辑功能。 六、实验报告要求 1、 列表整理各类触发器的逻辑功能。 2、 总结观察到的波形，说明触发器的触发方式。 3、 利用普通的机械开关组成的数据开关所产生的信号是否可以作为触发 器的时钟脉冲信号，为什么？是否可以作为触发器的其它输入端的信 号，又是为什么？ 4、 思考：为什么图 12-5 所示的去抖动电路能去抖动？ 七、触发器的使用规则 ○1 通常根据数字系统的时序配合关系正确选用触发器，除特殊功能外，一 般在同一系统中选择相同触发方式的同类型触发器较好。 ○2 工作速度要求较高的情况下采用边沿触发方式的触发器较好。但速度越 高，越易受外界干扰。上升沿触发还是下降沿触发，原则上没有优劣之 分。如果是 TTL 电路的触发器，因为输出为“0”时的驱动能力远强于输 出为“1”时的驱动能力，尤其是当集电极开路输出时上升边沿更差，为 此选用下降沿触发更好些。 ○3 触发器在使用前必须经过全面测试才能保证可靠性。使用时必须注意置 “1”和复“0”脉冲的最小宽度及恢复时间。 ○4 触发器翻转时的动态功耗远大于静态功耗，为此系统设计者应尽可能避 免同一封装内的触发器同时翻转（尤其是甚高速电路）。 ○5 CMOS 集成触发器与 TTL 集成触发器在逻辑功能、触发方式上基本相同。 使用时不宜将这两种器件同时使用。因 CMOS 内部电路结构以及对触发时 钟脉冲的要求与 TTL 存在较大的差别
数字逻辑电路 实验十三移位寄存器及其应用 一、实验目的 1.掌握四位双向移位寄存器的逻辑功能与使用方法。 2.了解移位寄存器的使用一实现数据的串行，并行转换和构成环形计数 器 二、实验原理 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代 码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移 位寄存器，只需要改变左右移的控制信号便可实现双向移位要求。根据寄存器 存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形 式。 本实验选用的4位双向通用移位寄存器，型号为74LS194或CC40194,两 者功能相同，可互换使用，其逻辑符号及引脚排列如图13-1所示。 SR 2 Do 15 14 Q1 5 D2 Q2 13 Q3 12 MR▣ SHIFT RIGHT IN☑ 0 11 Do 9 CLK 1回 2 10 S1 03同 MR SHIFT LEVEL IN vss回 月a 图13-174LS194(或CC40194)的逻辑符号及引脚排列 -62
数字逻辑电路 - 62 - 实验十三 移位寄存器及其应用 一、实验目的 1. 掌握四位双向移位寄存器的逻辑功能与使用方法。 2. 了解移位寄存器的使用—实现数据的串行，并行转换和构成环形计数 器。 二、实验原理 1、 移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代 码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移 位寄存器，只需要改变左右移的控制信号便可实现双向移位要求。根据寄存器 存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形 式。 本实验选用的 4 位双向通用移位寄存器，型号为 74LS194 或 CC40194，两 者功能相同，可互换使用，其逻辑符号及引脚排列如图 13-1 所示。 图 13-1 74LS194(或 CC40194)的逻辑符号及引脚排列
数字逻辑电路 CLK RS1S0功能 230222o 清除 M派=0，使Q3Q,Q1Q,-0000,寄存器正 常工作时，M瓜1。 CLK上升沿作用后，并行输入数据送入寄存 送数器.QQ,QQ=D,D,DD。,此时丰 行数据(SR、L)被禁止。 串行数据送至右移输入端SR,CLK上升沼 0 右移 进行右移.Q3QC20=22220SR 串行数据送至左移输入端SL,CLK上升沿 0 左移 进行左移.Q222。=S2Q2 CLK作用后寄存器内容保持不变， 0 0 保持 g3022Q=20QQ6 1×× 保持 2222,=2f23eie; 表13-174LS194的功能表 其中D3、D2、D1、D0为并行输入端：Q3、Q2、Q1、Q0为并行输出端：SR 为右移串行输入端，SL为左移串行输入端：S1、S0为操作模式控制端：M瓜为 无条件清零端：CP为时钟脉冲输入端。 74LS194有5种不同的操作模式：即并行送数寄存，右移（方向由Q3->Q0), 左移（方向由Q0->Q3),保持及清“0”。 S1、S0和M端的控制作用如表13-1所示。 2、移位寄存器应用很广，可构成移位寄存器型计数器、顺序脉冲发生 器和串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行 数据转换为串行数据等。 (1)环形计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如下 图所示。 Q0Q1Q2Q3 SR CC40194 CLK 图13-2环形计数器示意图 -63-
数字逻辑电路 - 63 - 其中 D3、D2、D1、D0 为并行输入端；Q3、Q2、Q1、Q0 为并行输出端；SR 为右移串行输入端，SL 为左移串行输入端；S1、S0 为操作模式控制端； MR 为 无条件清零端；CP 为时钟脉冲输入端。 74LS194 有 5 种不同的操作模式：即并行送数寄存，右移（方向由 Q3->Q0）， 左移（方向由 Q0->Q3），保持及清“0”。 S1、S0 和 端的控制作用如表 13-1 所示。 2、 移位寄存器应用很广，可构成移位寄存器型计数器、顺序脉冲发生 器和串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行 数据转换为串行数据等。 （1）环形计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如下 图所示。 图 13-2 环形计数器示意图
数字逻辑电路 将输出端Q3与输入端SR相连后，在时钟脉冲的作用下Q0Q1Q2Q3将依次 右移。同理，将输出端Q0与输入端SL相连后，在时钟脉冲的作用下Q0Q1Q2Q3 将依次左移。 (2)实现数据串、并转换 ①串行/并行转换器 串行/并行转换是指串行输入的数据，经过转换电路之后变成并行输出。 下面是用两片74LS194构成的七位串行/并行转换电路。 74LS194 串行输入 图13-3七位串行/并行转换电路示意图 电路中S0端接高电平1，S1受Q7控制，两片寄存器连接成串行输入右移 工作模式。Q7是转换结束标志。当Q7=1时，S1为0，使之成为S1S0=01的串 入右移工作方式。当Q7=0时，S1为1，有S1S0=11,则串行送数结束，标志着 串行输入的数据已转换成为并行输出了。 ②并行/串行转换器 并行/串行转换是指并行输入的数据，经过转换电路之后变成串行输出。 下面是用两片74LS194构成的七位并行/串行转换电路，如图13-4所示。与图 13-3相比，它多了两个与非门，而且还多了一个转动启动信号（负脉冲或低电 平)，工作方式同样为右移。 -64
数字逻辑电路 - 64 - 将输出端 Q3 与输入端 SR 相连后，在时钟脉冲的作用下 Q0Q1Q2Q3 将依次 右移。同理，将输出端 Q0 与输入端 SL 相连后，在时钟脉冲的作用下 Q0Q1Q2Q3 将依次左移。 （2）实现数据串、并转换 ○1 串行/并行转换器 串行/并行转换是指串行输入的数据，经过转换电路之后变成并行输出。 下面是用两片 74LS194 构成的七位串行/并行转换电路。 图 13-3 七位串行/并行转换电路示意图 电路中 S0 端接高电平 1，S1 受 Q7 控制，两片寄存器连接成串行输入右移 工作模式。Q7 是转换结束标志。当 Q7=1 时，S1 为 0，使之成为 S1S0=01 的串 入右移工作方式。当 Q7=0 时，S1 为 1，有 S1S0=11，则串行送数结束，标志着 串行输入的数据已转换成为并行输出了。 ○2 并行/串行转换器 并行/串行转换是指并行输入的数据，经过转换电路之后变成串行输出。 下面是用两片 74LS194 构成的七位并行/串行转换电路，如图 13-4 所示。与图 13-3 相比，它多了两个与非门，而且还多了一个转动启动信号（负脉冲或低电 平），工作方式同样为右移
数字逻辑电路 & 负脉冲 结束标志 图134七位并行/串行转换电路示意图 对于中规模的集成移位寄存器，其位数往往以4位居多，当所需要的位数 多于4位时，可以把几片集成移位寄存器用级连的方法来扩展位数。 三、实验设备与器材 1、数字逻辑电路实验箱 2、数字逻辑电路实验箱扩展板 3、双踪示波器，数字万用表。 4、芯片74S00、74LS30(8输入与非门)、74LS194(或CC40194)。 四、实验内容及实验步骤 1、测试74LS194(或CC40194)的逻辑功能 按图连线，M原、S1、S0、SL、SR、D0、D1、D2、D3、D4分别接至逻辑开关 的输出插孔：Q0、Q1、Q2、Q3分别接至逻辑电平显示输入插孔。CP接单次脉 冲源。自拟表格，逐项进行测试。并与实验指导书给出的功能表做对比。 注意：当接数码管时，因为所用数码管的驱动器4511是BCD码驱动器，所 以，当Q,Q,Q,Q,组成的16进制数大于9时，4511处于消隐状态，数码管不 显示：要看大于9的状态应该接四位发光二极管或用能显示十六进制的译码器， 如MC14495,CD14495等。 2、环形计数器 自拟实验线路用并行送数法预置计数器为某二进制代码（如0100），然后进 .65
数字逻辑电路 - 65 - 对于中规模的集成移位寄存器，其位数往往以 4 位居多，当所需要的位数 多于 4 位时，可以把几片集成移位寄存器用级连的方法来扩展位数。 三、实验设备与器材 1、数字逻辑电路实验箱。 2、数字逻辑电路实验箱扩展板。 3、双踪示波器，数字万用表。 4、芯片 74LS00、74LS30（8 输入与非门）、74LS194（或 CC40194）。 四、实验内容及实验步骤 1、测试 74LS194（或 CC40194）的逻辑功能 按图连线， 、S1、S0、SL、SR、D0、D1、D2、D3、D4 分别接至逻辑开关 的输出插孔；Q0、Q1、Q2、Q3 分别接至逻辑电平显示输入插孔。CP 接单次脉 冲源。自拟表格，逐项进行测试。并与实验指导书给出的功能表做对比。 注意：当接数码管时，因为所用数码管的驱动器 4511 是 BCD 码驱动器，所 以，当 Q3Q2Q1Q0 组成的 16 进制数大于 9 时，4511 处于消隐状态，数码管不 显示；要看大于9的状态应该接四位发光二极管或用能显示十六进制的译码器， 如 MC14495，CD14495 等。 2、环形计数器 自拟实验线路用并行送数法预置计数器为某二进制代码（如 0100），然后进