第二节半导体存储器 工艺/双极型∫TL型 >速度很快、功耗大、 ECL型容量小 PMOS M0S型 电路结构NMs> 功耗小、容量大 CMOS (静态M0S除外) 工作方式{静态MS 静态存储器SRAM(双极型、静态M0S型) 存储信 依靠双稳态电路内部交叉反馈的机 息原理制存储信息。功耗较大速度快,作 Cache 动态存储器DRAM(动态M0S型 依靠电容存储电荷的原理存储信息。 功耗较小,容量大,速度较快,作主存
第二节 半导体存储器 工艺 双极型 MOS型 TTL型 ECL型 速度很快、功耗大、 容量小 电路结构 PMOS NMOS CMOS 功耗小、容量大 工作方式 静态MOS 动态MOS 存储信 息原理 静态存储器SRAM 动态存储器DRAM （双极型、静态MOS型）： 依靠双稳态电路内部交叉反馈的机 制存储信息。 （动态MOS型）： 依靠电容存储电荷的原理存储信息。 功耗较大,速度快,作Cache。 功耗较小,容量大,速度较快,作主存。 （静态MOS除外）
5.2:1静态M0s存储单元与存储芯片 1.六管单元 Vcc (1)组成 T3 T4 T1、T3:M0s反相器LT5 T6 T2、T4:Mos反相器 T1 T2 触发器 T5、T6:控制门管 z:字线,选择存储单元 W、W:位线,完成读/写操作 (2)定义 “0”:∏导通,T2截止; “1”:T1截止,T2导通
5.2.1 静态MOS存储单元与存储芯片 1.六管单元 （1）组成 T1、T3：MOS反相器 Vcc 触发器 T3 T1 T4 T2 T2、T4：MOS反相器 T5 T6 T5、T6：控制门管 Z Z：字线，选择存储单元 位线，完成读/写操作 W W W、 W： （2）定义 “0”：T1导通，T2截止； “1”：T1截止，T2导通
(3)工作 Vcc z:加高电平,T5、T6 导通,选中该单元。 T3 T4 T5 T6 写入:在W、W上分别加 高、低电平,写1/0 读出:根据W、W上有无 电流,读1/0。 (4)保持 z:加低电平,T5、T6截止,该单元未选中,保持原状态。 只要电源正常,保证向导通管提供电流,便能维持一管导 通,另一管截止的状态不变,∴称静态。 静态单元是非破坏性读出,读出后不需重写 2存储芯片 例.SRAM芯片2114(1K×4位) (1)外特性
（3）工作 Z：加高电平，T5、T6 高、低电平，写1/0。 （4）保持 只要电源正常，保证向导通管提供电流，便能维持一管导 通，另一管截止的状态不变，∴称静态。 Vcc T3 T1 T4 T2 T5 T6 Z W W 导通，选中该单元。 写入：在W、W上分别加 读出：根据W、W上有无 电流，读1/0。 Z：加低电平，T5、T6截止，该单元未选中，保持原状态。 2.存储芯片 例.SRAM芯片2114（1K×4位） （1）外特性 静态单元是非破坏性读出，读出后不需重写
VCc A7 A8 A9 DO D1 D2 D3 WE 18 10 2114(1K×4) A6 A5 A4 A3 AO A1 A2 CS GND 地址端:A9~A0(入) 数据端:D3~D0(入/出) 控制端:「片选s∫=0选中芯片 未选中芯片 写使能W{=0写 电源、地 1读 (2)内部寻址逻辑 寻址空间1K,存储矩阵分为4个位平面,每面1K×1位
地址端： （2）内部寻址逻辑 2114（1K×4） 1 9 18 10 A6 A5 A4 A3 A0 A1 A2 CS GND Vcc A7 A8 A9 D0 D1 D2 D3 WE A9～A0（入） 数据端： D3～D0（入/出） 控制端： 片选CS = 0 选中芯片 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源、地 寻址空间1K，存储矩阵分为4个位平面，每面1K×1位
每面矩阵排成64行×16列。 6 X064×1664×1664×1664×16 位彐行 译 1K 1K 地彐码 X63 址 Y15 列译码 4位列地址 Xi 两级 级:地址译码, 译码选择字线、位线。 二级:一根字线和 ·,· 组位线交叉, 读/写线路 选择一位单元。 Yi
X0 每面矩阵排成64行×16列。 行 译 码 6 位 行 地 址 X63 列译码 Y0 Y15 Xi 读/写线路 Yi W W W W 两级 译码 一级：地址译码， 选择字线、位线。 二级：一根字线和 一组位线交叉， 选择一位单元。 4位列地址 64×16 64×16 64×16 64×16 1K 1K 1K 1K
5.2:2动态M0s存储单元与存储芯片 1.四管单元 (1)组成 T3 T1、T2:记忆管 G1、2:柵极电容 T1 T2 T3、T4:控制门管 C1 C2 Z:字线 W、W:位线 (2)定义 “0”:T1导通,T2截止(c1有电荷,C2无电荷) “1”:T截止,T2导通(c1无电荷,C2有电荷)。 (3)工作 z:加高电平,T3、T4导通,选中该单元
5.2.2 动态MOS存储单元与存储芯片 1.四管单元 （1）组成 T1、T2：记忆管 C1、C2：柵极电容 T3、T4：控制门管 Z：字线 W、 W：位线 （2）定义 “0”：T1导通，T2截止 “1”：T1截止，T2导通 T1 T2 T3 T4 Z W W C1 C2 （C1有电荷，C2无电荷）； （C1无电荷，C2有电荷）。 （3）工作 Z：加高电平，T3、T4导通，选中该单元
写入:在W、W上分别加W 高、低电平,写1/0 T3 T4 读出:W、W先预充电至 高电平,断开充电回路, 再根据W、W上有无电流, C1 C2 读1/0。 (4)保持 Z z:加低电平,T3、T4截止,该单元未选中,保持原状态。 需定期向电容补充电荷(动态刷新),∴称动态。 四管单元是非破坏性读出,读出过程即实现刷新。 2.单管单元 (1)组成 G:记忆单元T:控制门管 Z:字线 W:位线
2.单管单元 （1）组成 （4）保持 T1 T2 T3 T4 Z W W C1 C2 写入：在W、W上分别加 高、低电平，写1/0。 读出：W、W先预充电至 再根据W、W上有无电流， 高电平，断开充电回路， 读1/0。 Z：加低电平，T3、T4截止，该单元未选中，保持原状态。 需定期向电容补充电荷（动态刷新），∴称动态。 四管单元是非破坏性读出，读出过程即实现刷新。 C：记忆单元 C W Z T T：控制门管 Z：字线 W：位线
(2)定义 “0”:c无电荷,电平v0(低) “1”:有电荷,电平V1(高) (3)工作 写入:乙加高电平,T导通,在W上加高/低电平,写1/0 读出:W先预充电,断开充电回路。 z加高电平,T导通,根据W线电位的变化,读1 (4)保持 z:加低电平,T截止,该单元未选中,保持原状态。 单管单元是破坏性读出,读出后需重写。 3存储芯片 例.DRAM芯片2164(64K×1位) 外特性:
3.存储芯片 （2）定义 （4）保持 写入：Z加高电平，T导通，在W上加高/低电平，写1/0。 读出：W先预充电， 根据W线电位的变化，读1/0。 断开充电回路。 Z：加低电平，T截止，该单元未选中，保持原状态。 单管单元是破坏性读出，读出后需重写。 “0”：C无电荷，电平V0（低） C W Z T 外特性： “1”：C有电荷，电平V1（高） （3）工作 Z加高电平，T导通， 例.DRAM芯片2164（64K×1位）
GND CAS Do A6 A3 A4 A5 A7 16 9 2164(64K×1) 空闲/刷新 Di WE RAS A0A2A1Vcc 地址端:A7~A0(入)分时复用,提供16位地址。 数据端:fDi(入 Do(出) 控制端,「写使能眶〔=0写 1读 高8位地址 片选「行地址选通RA:=0时~A0为行地址 列地址选通GAS:=0时A7~AO为列地址 电源、地 1脚未用,或在新型号中用于片内自动刷新。低8位地址
地址端： 2164（64K×1） 1 8 16 9 GND CAS Do A6 A3 A4 A5 A7 A7～A0（入） 数据端： Di（入） 控制端： 片选 写使能WE = 0 写 = 1 读 电源、地 空闲/刷新 Di WE RAS A0 A2 A1 Vcc 分时复用，提供16位地址。 Do（出） 行地址选通RAS 列地址选通CAS ：=0时A7～A0为行地址 高8位地址 ：=0时A7～A0为列地址 低8位地址 1脚未用，或在新型号中用于片内自动刷新
主存的组织涉及:M的逻辑设计、动态M的刷新 主存的校验。 5.2.3半导体存储器逻辑设计 需解决:芯片的选用、地址分配与片选逻辑 信号线的连接。 例1.用2114(1K×4)SRAM芯片组成容量为4×8 的存储器。地址总线A15~A0(低),双向数据 总线D7~D0(低),读/写信号线R/ 给出芯片地址分配与片选逻辑,并画出M框图。 1.计算芯片数 (1)先扩展位数,再扩展单元数。 2片x4二x8>8片 4K×8
5.2.3 半导体存储器逻辑设计 需解决：芯片的选用、 例1.用2114（1K×4）SRAM芯片组成容量为4K×8 的存储器。地址总线A15～A0（低）,双向数据 总线D7～D0（低）,读/写信号线R/W。 给出芯片地址分配与片选逻辑,并画出M框图。 1.计算芯片数 动态M的刷新、 （1）先扩展位数，再扩展单元数。 主存的组织涉及： 主存的校验。 地址分配与片选逻辑、 信号线的连接。 2片1K×4 1K×8 4组1K×8 4K×8 8片 M的逻辑设计