第5章时序逻辑电路 51概述 组合逻辑电路基本单元一一门电路,没有记忆功能; 时序逻辑电路基本单元一一触发器,有记忆功能 时序电路结构框图如图52所示。 组合器件 Z1…, 存储器件 W(w1x…,V) 时序逻辑电路由组合电路和存储电路两部分构成 按触发脉冲输入方式的不同,时序电路可分为同步时序电路和异步时序电 路。同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制;而在异步时 序电路中,各触发器状态的变化不受同一个时钟脉冲控制。 511时序电路的分析方法 分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如 下 (1)写相关方程式——时钟方程、驱动方程和输出方程。 (2)求各个触发器的状态方程。 (3)求出对应状态值一—列状态表、画状态图和时序图。 (4)归纳上述分析结果,确定时序电路的功能 512时序电路分析举例 例1分析如图53所示的时序电路的逻辑功能 解 (1)写相关方程式。 ①时钟方程 C=CP=CP↓ ②驱动方程 J1=K1=Q0 FL Fo ③输出方程 @120 (2)求各个触发器的状态方程 JK触发器特性方程为 om+=Jo"+KO 将对应驱动方程分别代入特性方程,进行化简变换可得状态方程
1 第 5 章时序逻辑电路 5.1 概述 组合逻辑电路基本单元——门电路，没有记忆功能； 时序逻辑电路基本单元——触发器，有记忆功能。 时序电路结构框图如图 5.2 所示。 时序逻辑电路由组合电路和存储电路两部分构成。 按触发脉冲输入方式的不同， 时序电路可分为同步时序电路和异步时序电 路。同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制；而在异步时 序电路中，各触发器状态的变化不受同一个时钟脉冲控制。 5.1.1 时序电路的分析方法 分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如 下： (1) 写相关方程式——时钟方程、驱动方程和输出方程。 (2) 求各个触发器的状态方程。 (3) 求出对应状态值——列状态表、画状态图和时序图。 (4) 归纳上述分析结果， 确定时序电路的功能。 5.1.2 时序电路分析举例 例 1 分析如图 5.3 所示的时序电路的逻辑功能。 解: (1) 写相关方程式。 ① 时钟方程 CP0 = CP1 = CP ↓ ② 驱动方程 1 J 0 = K0 = n J 1 = K1 = Q0 ③ 输出方程 Z = Q1Q0 (2) 求各个触发器的状态方程。 J K 触发器特性方程为 n n n Q = JQ + KQ +1 将对应驱动方程分别代入特性方程，进行化简变换可得状态方程： Q1 J1 F1 C K1 Q0 J0 F0 C K0 CP Z & 组合器件 存储器件 Z(z1 ,…, zi ) W(w1,…, wi ) X(x1 ,…, xi ) Y(y1,…, yi )
go= go Q=o Qi+2o Qi (3)求出对应状态值 ①列状态表:列出电路输入信号和触发器原态的所有取值组合,代入相应 的状态方程,求得相应的触发器次态及输出,列表得到状态表5.1。 ②画状态图如图54(a)所示,画时序图如图54(b)所示 表5.1状态表 21g Qi Z 0 0 0 0 0 0 0 0 图54时序电路对应图形 状态图;(b)时序图 (4)归纳上述分析结果,确定该时序电路的逻辑功能 综上所述,此电路是带进位输出的同步四进制加法计数器电路。 N进制计数器同时也是一个N分频器。 【思考题】 1.时序电路与组合电路相比较,有什么相同点和不同点? 2.分析时序电路的基本步骤是什
2 n n Q Q0 1 0 = + n n n n n Q Q0 Q1 Q0 Q1 1 1 = + + (3) 求出对应状态值。 ① 列状态表： 列出电路输入信号和触发器原态的所有取值组合，代入相应 的状态方程， 求得相应的触发器次态及输出，列表得到状态表 5.1。 ② 画状态图如图 5.4（a）所示，画时序图如图 5.4（b）所示。 表 5.1 状态表 图 5.4 时序电路对应图形 状态图； (b) 时序图 (4) 归纳上述分析结果， 确定该时序电路的逻辑功能。 综上所述，此电路是带进位输出的同步四进制加法计数器电路。 N 进制计数器同时也是一个 N 分频器。 【思考题】 1. 时序电路与组合电路相比较， 有什么相同点和不同点？ 2. 分析时序电路的基本步骤是什么？ n Q1 n Q0 1 1 n+ Q 1 0 n+ Q Z 0 0 0 1 0 0 1 1 0 0 1 0 1 1 1 1 1 0 0 0 Q1Q0 (a) (b) CP Q0 Q1 Z 0 0 1 1 0 1 1 0
52同步计数器 计数器是用来实现累计电路输入CP脉冲个数功能的时序电路。在计数功能 的基础上,计数器还可以实现计时、定时、分频和自动控制等功能,应用十分广 计数器按照CP脉冲的输入方式可分为同步计数器和异步计数器。 计数器按照计数规律可分为加法计数器、减法计数器可逆计数器 计数器按照计数的进制可分为二进制计数器(N=2n)和非二进制计数器(N ≠2n),其中,N代表计数器的进制数,n代表计数器中触发器的个数。 52.1同步计数器 1.同步二进制计数器 同步二进制计数器电路如图5.5所示。 K 图55同步二进制计数器 分析过程 (1)写相关方程式 时钟方程 CP=CP=CP=CP↓ 驱动方程 J。=K。=1 J=K=O (2)求各个触发器的状态方程 JK触发器特性方程为 Q+=JQ"+Kg 将对应驱动方程式分别代入JK触发器特性方程式,进行化简变换可得状态 方程 Q=0100+010o
3 5.2 同 步 计 数 器 计数器是用来实现累计电路输入 CP 脉冲个数功能的时序电路。在计数功能 的基础上，计数器还可以实现计时、定时、分频和自动控制等功能，应用十分广 泛。 计数器按照 CP 脉冲的输入方式可分为同步计数器和异步计数器。 计数器按照计数规律可分为加法计数器、 减法计数器可逆计数器。 计数器按照计数的进制可分为二进制计数器（N=2n）和非二进制计数器（N ≠2n），其中, N 代表计数器的进制数，n 代表计数器中触发器的个数。 5.2.1 同步计数器 1. 同步二进制计数器 同步二进制计数器电路如图 5.5 所示。 图 5.5 同步二进制计数器 分析过程: (1) 写相关方程式。 时钟方程 CP0 = CP1 = CP2 = CP ↓ 驱动方程： 1 J 0 = K0 = n J 1 = K1 = Q0 n n J 2 = K 2 = Q1 Q0 (2)求各个触发器的状态方程。 JK 触发器特性方程为 n n n Q = JQ + KQ +1 将对应驱动方程式分别代入 JK 触发器特性方程式，进行化简变换可得状态 方程： n n Q Q0 1 0 = + n n n n n Q Q1 Q0 Q1 Q0 1 1 = + + Q J C K & Q & F2 Q2 Q J C K & RD Q F1 Q1 Q J C K & RD Q F0 Q0 清零 CP RD
2+=07 00+07 0+0" @o (3)求出对应状态值。列状态表如表52所示。 画状态图如图56(a)所示,画时序图如图56(b)所示。 表52状态表 0001 0 0 011 0 0 010 0 0 0 22 912o 000—-111—-110 101 001 011—100 cp」t「 1 22 图56同步计数器状态图 (a)状态图;(b)时序图 (4)归纳分析结果,确定该时序电路的逻辑功能。从时钟方程可知该电路是同 步时序电路。从状态图可知随着CP脉冲的递增,触发器输出Q2Qgo值是递减的, 且经过八个CP脉冲完成一个循环过程。 综上所述,此电路是同步三位二进制(或一位八进制)减法计数器。 2.同步二进制计数器的连接规律和特点 同步二进制计数器般由JK触发器和门电路构成,有N个JK触发器,就
4 n n n n n n n n Q Q2 Q1 Q0 Q2 Q1 Q2 Q0 1 1 = + + + (3) 求出对应状态值。 列状态表如表 5.2 所示。 画状态图如图 5.6（a）所示， 画时序图如图 5.6（b）所示。 表 5.2 状 态 表 图 5.6 同步计数器状态图 (a) 状态图； (b) 时序图 (4） 归纳分析结果， 确定该时序电路的逻辑功能。从时钟方程可知该电路是同 步时序电路。从状态图可知随着 CP 脉冲的递增, 触发器输出 Q2Q1Q0值是递减的, 且经过八个 CP 脉冲完成一个循环过程。 综上所述，此电路是同步三位二进制（或一位八进制）减法计数器。 2. 同步二进制计数器的连接规律和特点 同步二进制计数器—般由 JK 触发器和门电路构成，有 N 个 JK 触发器，就 n Q2 n Q1 n Q0 1 2 n+ Q 1 1 n+ Q 1 0 n+ Q 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 1 0 1 1 0 1 1 0 0 1 0 0 0 1 1 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 Q2 Q1 Q0 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 1 1 1 0 1 1 0 0 CP Q0 Q1 Q2 (a) (b)
是N位同步二进制计数器。连接规律是: 所有CP接在一起,上升沿或下降沿均可。 加法计数 K=l J1=K1=Q"1·Q"2AQ0 (n7-1)≥1≥1) 减法计数 K J1=K1=Q"1Q"2AQ0 (n-1)≥1≥1) 3.同步非二进制计数器 例2分析图58所示同步非二进制计数器的逻辑功能。 2 go Jo F1 F 2K2 K 图58同步非二进制计数器 (1)写相关方程式 时钟方程CP=CP=CP2=CP↓ 驱动方程 Jo =go J1=Q0 K1=90 J2=Q1Q0k2=1 (2)求各个触发器的状态方程。 JK触发器特性方程为 将对应驱动方程式分别代入JK触发器特性方程式,进行化简变换可得状态 方程 0o=0200 Q= 0100+0100 Q=02212o
5 是 N 位同步二进制计数器。连接规律是： ¾ 所有 CP 接在一起，上升沿或下降沿均可。 ¾ 加法计数 1 J 0 = K0 = n n i n J i Ki Qi−1 Q −2 Λ Q0 = = • ((n −1) ≥ i ≥ 1) 减法计数 J 0 = K0 = 1 n n i n J i = Ki = Qi−1Q −2 Λ Q0 ) ((n −1) ≥ i ≥ 1 3. 同步非二进制计数器 例 2 分析图 5.8 所示同步非二进制计数器的逻辑功能。 图 5.8 同步非二进制计数器 (1) 写相关方程式。 时钟方程 CP0 = CP1 = CP2 = CP ↓ 驱动方程： n J 0 = Q0 1 K0 = n J 1 = Q0 n K1 = Q0 n n J 2 = Q1 Q0 1 K2 = (2)求各个触发器的状态方程。 JK 触发器特性方程为 n n n Q = JQ + KQ +1 将对应驱动方程式分别代入 JK 触发器特性方程式，进行化简变换可得状态 方程： n n n Q Q2 Q0 1 0 = + n n n n n Q Q1 Q0 Q1 Q0 1 1 = + + n n n n Q Q2Q1 Q0 1 1 = + Q1 J1 F1 K1 Q0 J0 F0 K0 CP & Q1 Q2 J2 F2 Q2 K2 Q0
(3)求出对应状态值。列状态表如表54所示。 表5.4状态表 Q2Q” 0002+ 0+ @o 0 0 0 0 00001111 000 0 0 0 0 0 0 0000 0 0 画状态图如图59(a)所示,画时序图如图59(b)所示。 3Q21 口t 001 0I1 l01 图59同步计数器对应图形 (a)状态图;(b)时序图 (4)归纳分析结果,确定该时序电路的逻辑功能。从时钟方程可知该电路是 同步时序电路。从表54所示状态表可知:计数器输出Q2QQo共有八种状态 000~111。从图5.9(a)所示状态图可知:随着CP脉冲的递增,触发器输出 Q2Q1Q会进入一个有效循环过程,此循环过程包括了五个有效输出状态,其余 三个输出状态为无效状态,所以要检査该电路能否自启动。 检查的方法是:不论电路从哪一个状态开始工作,在CP脉冲作用下,触发 器输出的状态都会进入有效循环圈内,此电路就能够自启动;反之,则此电路不 能自启动。 综上所述,此电路是具有自启动功能的同步五进制加法计数器
6 （3）求出对应状态值。 列状态表如表 5.4 所示。 表 5.4 状态表 画状态图如图 5.9（a）所示， 画时序图如图 5.9（b）所示。 图 5.9 同步计数器对应图形 （a）状态图; （b） 时序图 (4) 归纳分析结果， 确定该时序电路的逻辑功能。从时钟方程可知该电路是 同步时序电路。从表 5.4 所示状态表可知： 计数器输出 Q2Q1Q0 共有八种状态 000～111。 从图 5.9（a）所示状态图可知：随着 CP 脉冲的递增, 触发器输出 Q2Q1Q0 会进入一个有效循环过程，此循环过程包括了五个有效输出状态，其余 三个输出状态为无效状态，所以要检查该电路能否自启动。 检查的方法是：不论电路从哪一个状态开始工作，在 CP 脉冲作用下，触发 器输出的状态都会进入有效循环圈内，此电路就能够自启动；反之，则此电路不 能自启动。 综上所述，此电路是具有自启动功能的同步五进制加法计数器。 n Q2 n Q1 n Q0 1 2 n+ Q 1 1 n+ Q 1 0 n+ Q 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 0 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 0 0 0 0 0 1 0 0 0 0 1 0 1 0 1 0 1 CP Q0 Q1 Q2 (a) (b) 1 1 1 0 1 1 Q3 Q2 Q1 1 1 0
53异步计数器 531异步计数器 1.异步二进制计数器 异步三位二进制计数器电路如图515所示。 Q1 oRD R R 图515异步三位二进制计数器 分析步骤如下: (1)写相关方程式 时钟方程CP=CP↓ CP2=Q1↓ 驱动方程: K。=1 J1=K1=1 J2=K2 (2)求各个触发器的状态方程。 JK触发器特性方程为 0+=JO"+KO" 将对应驱动方程式分别代入JK触发器特性方程式,进行化简变换可得状态 方程: Q+=QCP↓) Q=g?(Q↓) =g(1↓) (3)求出对应状态值。列状态表如表56所示。 画状态图和时序图如图5.16所示。 22 2120 cp」t「bt 000 001 010 a。1「 011 l10 100
7 5.3 异 步 计 数 器 5.3.1 异步计数器 1. 异步二进制计数器 异步三位二进制计数器电路如图 5.15 所示。 图 5.15 异步三位二进制计数器 分析步骤如下： (1) 写相关方程式。 时钟方程 CP0 = CP ↓ CP1 = Q0 ↓ CP2 = Q1 ↓ 驱动方程： 1 J 0 = K0 = 1 J1 = K1 = 1 J 2 = K2 = (2)求各个触发器的状态方程。 JK 触发器特性方程为 n n n Q = JQ + KQ +1 将对应驱动方程式分别代入 JK 触发器特性方程式，进行化简变换可得状态 方程： ( ) 0 1 0 = ↓ + Q Q CP n n ( ) 1 0 1 1 = ↓ + Q Q Q n n ( ) 2 1 1 1 = ↓ + Q Q Q n n （3）求出对应状态值。 列状态表如表 5.6 所示。 画状态图和时序图如图 5.16 所示。 Q J C K R Q D F2 Q J C K R Q D F1 Q J C K R Q D F0 Q2 Q1 Q0 “1” CP 清零 进位 Q2Q1Q0 0 0 0 1 1 1 0 0 1 0 1 0 0 1 1 CP Q0 Q1 Q2 (a) (b) 1 1 0 1 0 1 1 0 0 “0” “0” “0
表5.6状态表 (4)归纳分析结果,确定该时序 Q2Q”QQ电路的逻辑功能。 由时钟方程可知该电路是异步时 0 0 0 0 1序电路。从状态图可知随着CP脉冲 的递增,触发器输出Q2Q1Qo值是递 0 0 000 0 增的,经过八个CP脉冲完成一个循 环过程。 综上所述,此电路是异步三位二 0进制(或一位八进制)加法计数器。 0 0 0 1_111 0 0 0 2.异步二进制计数器的规律和特点 用触发器构成异步n位二进制计数器的连接规律 (1)各触发器接成计数状态 JK触发器:J1=K1=1 T触发器 T=1 D触发器 D=O (2CP的连接方法: CP= CP 加法计数:下降沿触发 CP=O (i≥1) 上升沿触发 CP=O (i≥1) 减法计数:下降沿触发 CP=OiL (i≥1) 上升沿触发 CP=O (i≥1) 同步计数器:运行速度快,但电路结构复杂 异步计数器:结构简单,但运行速度慢,容易出错。 【思考题】 1.同步时序电路有什么特点? 2.根据表53所示同步二进制计数器的连接规律,利用JK触发器构成同步 四位二进制减法计数器电路? 3.试分析图5.17所示的74LS290逻辑电路中的异步五进制计数器的逻辑功
8 表 5.6 状态表 （4） 归纳分析结果， 确定该时序 电路的逻辑功能。 由时钟方程可知该电路是异步时 序电路。从状态图可知随着 CP 脉冲 的递增, 触发器输出 Q2Q1Q0 值是递 增的, 经过八个 CP 脉冲完成一个循 环过程。 综上所述，此电路是异步三位二 进制（或一位八进制）加法计数器。 2. 异步二进制计数器的规律和特点 用触发器构成异步 n 位二进制计数器的连接规律： (1)各触发器接成计数状态 JK 触发器： 1 Ji = Ki = T 触发器： 1 Ti = D 触发器： Di = Qi (2)CP 的连接方法： CP0 = CP 加法计数 ：下降沿触发 CPi = Qi−1 (i ≥1) 上升沿触发 CPi = Qi−1 (i ≥1) 减法计数： 下降沿触发 CPi = Qi−1 (i ≥1) 上升沿触发 CPi = Qi−1 (i ≥1) 同步计数器：运行速度快，但电路结构复杂； 异步计数器：结构简单，但运行速度慢，容易出错。 【思考题】 1. 同步时序电路有什么特点？ 2. 根据表 5.3 所示同步二进制计数器的连接规律，利用 JK 触发器构成同步 四位二进制减法计数器电路？ 3. 试分析图 5.17 所示的 74LS290 逻辑电路中的异步五进制计数器的逻辑功 n Q2 n Q1 n Q0 1 2 n+ Q 1 1 n+ Q 1 0 n+ Q 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 0 0
能
9 能
54集成计数器 541集成计数器 1.集成同步计数器74LS161 74LS161是一种同步四位二进制加法集成计数器。其管脚的排列如图5.10所 示,逻辑功能如表55所示。 表5574LS161逻辑功能表 CR LD CTP CT CP 0302 @n @ 当复位端CR=0 时,输出Q3Q2Q1 0××××0000全为零,实现异步清 零功能(又称复位功 0××↑DD2D1D2能 ×3Q2Q 当CR=“1”,预置 11×0×gagQ|控制端D=0,并 且CP=CP↑时, 1|个 计 2o g 22 23 CT, QQ2Q1Q=DD2D1D0,实现同步预 置数功能 当CR=LD=1且 CTp CTT=0时, 输出Q3Q2Q1Qo保持不变。 当CR=LD=CTF=CT1 并且 CR CP Do CP=CP↑时,实现计数功能。 2.集成异步计数器芯片74LS290 逻辑电路如图5.17所示 91) ]& S F F; 21R「ARn K CP Ro 五进制计数器 图5.17集成计数器74LS290逻辑电路图
10 5.4 集成计数器 5.4.1 集成计数器 1. 集成同步计数器 74LS161 74LS161 是一种同步四位二进制加法集成计数器。其管脚的排列如图 5.10 所 示，逻辑功能如表 5.5 所示。 表 5.5 74LS161 逻辑功能表 当复位端 CR =0 时，输出 Q3Q2Q1Q0 全为零，实现异步清 零功能（又称复位功 能）。 当CR =“1”，预置 控制端 LD =“0”，并 且 CP=CP↑时， Q3Q2Q1Q0= D3D2D1D0，实现同步预 置数功能。 当CR = LD =“1”且CTP·CTT=0时， 输出 Q3Q2Q1Q0 保持不变。 当CR = LD =CTP=CTT=“1”，并且 CP=CP↑时，实现计数功能。 2. 集成异步计数器芯片 74LS290 逻辑电路如图 5.17 所示。 图 5.17 集成计数器 74LS290 逻辑电路图 CR LD CTP CTT CP Q3 Q2 Q1 Q0 0 ╳ ╳ ╳ ╳ 0 0 0 0 1 0 ╳ ╳ ↑ D3 D2 D1 D0 1 1 0 ╳ ╳ Q3 Q2 Q1 Q0 1 1 ╳ 0 ╳ Q3 Q2 Q1 Q0 1 1 1 1 ↑ 计 数 VCC CO Q0 Q1 Q2 Q3 CTT LD 16 9 1 8 74LS161 CR CP D0 D1 D2 D3 CTP 地 J Q SD CP K RD J Q CP K ≥1 RD Q CP K ≥1 RD F0 F1 F2 J Q CP K RD F3 & SD Q & & S9(1) S9(2) CP0 CP1 R0(1) R0(2) 二进制计数器 五进制计数器 Q1 Q0 Q2 Q3
