第七章时序逻辑电路（选择、判断共30题） 一、选择题 1.同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控 制。 2.把一个五进制计数器与一个四进制计数器串联可得到进制计 数器。 A.4 B.5 c.9 D.20 3,下列逻辑电路中为时序逻辑电路的是_ A.变量译码器B.加法器C.数码寄存器D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为 的计数器。 A.N B.2N C.N D.2" 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6。五个D触发器构成环形计数器，其计数长度为— A.5 B.10 c.25 D.32 7.同步时序电路和异步时序电路比较，其差异在于后者一。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8。一位8421BCD码计数器至少需要—个触发器。 A.3 B.4 C.5 D.10 9.欲设计0,1,2,3,4,5,6,7这几个数的计数器，如果设计合理， 采用同步二进制计数器，最少应使用级触发器。 A.2 B.3 c.4 D.8 10.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入 寄存器中。 A,1 B.2 C.4 D.8 11.用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发器。 A.2 B.6 C.7 D.8 E.10 12.某电视机水平-垂直扫描发生器需要一个分颜器将31500Hz的脉冲 转换为60H:的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500
第七章 时序逻辑电路（选择、判断共 30 题） 一、 选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是 。 A .工作速度高 B .触发器利用率高 C .电路简单 D .不受时钟 C P 控 制 。 2．把一个五进制计数器与一个四进制计数器串联可得到 进制计 数器。 A . 4 B . 5 C . 9 D . 2 0 3．下列逻辑电路中为时序逻辑电路的是 。 A .变量译码器 B .加法器 C .数码寄存器 D .数据选择器 4 . N 个触发器可以构成最大计数长度（进制数）为 的计数器。 A . N B . 2 N C . N 2 D.2 N 5. N 个触发器可以构成能寄存 位二进制数码的寄存器。 A.N - 1 B . N C . N + 1 D . 2 N 6．五个 D 触发器构成环形计数器，其计数长度为 。 A . 5 B . 1 0 C . 2 5 D . 3 2 7．同步时序电路和异步时序电路比较，其差异在于后者 。 A .没有触发器 B .没有统一的时钟脉冲控制 C .没有稳定状态 D .输出只与内部状态有关 8．一位 8421BCD 码计数器至少需要 个触发器。 A . 3 B . 4 C . 5 D . 1 0 9 .欲设计 0， 1， 2， 3， 4， 5， 6， 7 这几个数的计数器，如果设计合理， 采用同步二进制计数器，最少应使用 级触发器。 A . 2 B . 3 C . 4 D . 8 1 0． 8 位移位寄存器，串行输入时经 个脉冲后， 8 位数码全部 移 入 寄存器中。 A . 1 B . 2 C . 4 D . 8 1 1．用 二 进 制 异 步 计 数 器 从 0 做 加 法 ，计 到 十 进 制 数 178，则 最 少 需 要 个触发器。 A . 2 B . 6 C . 7 D . 8 E . 1 0 1 2．某电视机水平 -垂直扫描发生器需要一个分频器将 31500H Z 的脉冲 转换为 60H Z 的脉冲，欲构成此分频器至少需要 个触发器。 A . 1 0 B . 6 0 C . 5 2 5 D . 3 1 5 0 0
13,某移位寄存器的时钟脉冲频率为100KHz,欲将存放在该寄存器中 的数左移8位，完成该操作需要时间。 A.10μSB.80μS C.100μS D.800ms 14.若用JK触发器来实现特性方程为Q1=0”+B,则JK端的方程 为 A.J=AB,K=4+8 B.J=AB,K=4B C.J=4+8,K=AB D.J=4B,K=AB 15.要产生10个顺序脉冲，若用四位双向移位寄存器CT74S194来实现，需要一片。 A.3 B.4 C.5 D.10 16.若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用 个触发器。 A.2 B.3 C.4 D.10 二、判断题（正确打√，错误的打×） 1,同步时序电路由组合电路和存储器两部分组成。() 2.组合电路不含有记忆功能的器件。() 3.时序电路不含有记忆功能的器件。() 4.同步时序电路具有统一的时钟CP控制。() 5.异步时序电路的各级触发器类型不同。() 6。环形计数器在每个时钟脉冲C甲作用时，仅有一位触发器发生状态更新。（) 7.环形计数器如果不作自启动修改，则总有孤立状态存在。() 8.计数器的模是指构成计数器的触发器的个数。() 9.计数器的模是指对输入的计数脉冲的个数。() 10.D触发器的特征方程Q+1=D,而与Q无关，所以，D触发器不是时序电 路。( 11,在同步时序电路的设计中，若最简状态表中的状态数为2”，而又 是用N级触发器来实现其电路，则不需检查电路的自启动性。() 12.把一个5进制计数器与一个10进制计数器串联可得到15进制计数 器。() 13。同步二进制计数器的电路比异步二进制计数器复杂，所以实际应 用中较少使用同步二进制计数器。() 14,利用反馈归零法获得N进制计数器时，若为异步置零方式，则状 态SN只是短暂的过渡状态，不能稳定而是立刻变为0状态。()
1 3．某移位寄存器的时钟 脉冲频率为 100KH Z ，欲将存放在该寄存器中 的数左移 8 位，完成该操作需要 时间。 A.10μ S B . 8 0μ S C . 1 0 0μ S D . 8 0 0 m s 14.若 用 J K 触发器来实现特性方程为 Q AQ AB n 1 n = + + ， 则 J K 端的方程 为 。 A.J=AB，K = A + B B.J=AB，K = AB C.J= A + B ，K = A B D . J = AB ，K=AB 15．要产生 10 个顺序脉冲，若用四位双向移位寄存器 CT74LS194 来实现，需要 片。 A . 3 B . 4 C . 5 D . 1 0 1 6．若要设计一个脉冲序列为 1101001110 的序列脉冲发生器，应选用 个触发器。 A . 2 B . 3 C . 4 D . 1 0 二、 判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（ ） 2．组合电路不含有记忆功能的器件。（ ） 3．时序电路不含有记忆功能的器件。（ ） 4．同步时序电路具有统一的时钟 CP 控制。（ ） 5．异步时序电路的各级触发器类型不同。（ ） 6．环形计数器在每个时钟脉冲 CP 作用时，仅有一位触发器发生状态更新。（ ） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（ ） 8．计数器的模是指构成计数器的触发器的个数。（ ） 9．计数器的模是指对输入的计数脉冲的个数。（ ） 10．D 触发器的特征方程 Q n + 1 = D，而与 Q n 无关，所以， D 触发器不是时序电 路。（ ） 1 1．在同步时序电路的设计中，若最简状态表中的状态数为 2 N ，而又 是 用 N 级 触 发 器 来 实 现 其 电 路 ，则 不 需 检 查 电 路 的 自 启 动 性 。（ ） 12．把一个 5 进制计数器与一个 1 0 进制计数器串联可得到 1 5 进制计数 器。（ ） 1 3． 同 步 二 进 制 计 数 器 的 电 路 比 异 步 二 进 制 计 数 器 复 杂 ， 所 以 实 际 应 用中较少使用同步二进制计数器。（ ） 1 4．利用反馈归零法获得 N 进制计数器时，若为异步置零方式，则状 态 S N 只是短暂的过渡状态，不能稳定而是立刻变为 0 状态。（ ）
三、填空题 1.寄存器按照功能不同可分为两类：」 一寄存器和 寄存 器。 ?·数字电路按照是香有记忆功能通常可分为两 类： 3。由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。 。时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电 路和 时序电路。 第七章答案 一、选择题 1.A 4.D 5.B 6A 9.B 10.D 11.D 12.A B 15.A 16.C 二、判断题 1.2.√3.4.√5.× 6.× 7.√8.X9.×10.× 11.√12.×13.×14.√ 三、填空题 1.移位数码 2。组合逻辑电路时序逻辑电路 3.4 4.同步异步
三、 填空题 1．寄存器按照功能不同可分为两类： 寄存器和 寄 存 器 。 2 ． 数 字 电 路 按 照 是 否 有 记 忆 功 能 通 常 可 分 为 两 类 ： 、 。 3．由 四 位 移 位 寄 存 器 构 成 的 顺 序 脉 冲 发 生 器 可 产 生 个顺序脉冲。 4．时 序 逻 辑 电 路 按 照 其 触 发 器 是 否 有 统 一 的 时 钟 控制分为 时序电 路 和 时序电路。 第七章答案 一、 选择题 1． A 2． D 3． C 4． D 5． B 6． A 7． B 8． B 9． B 10． D 11． D 12． A 13． B 14． AB 15． A 16． C 二、 判断题 1.√ 2.√ 3.√ 4.√ 5.× 6.× 7.√ 8.× 9.× 10.× 11.√ 12.× 13.× 14.√ 三、 填空题 1． 移位 数码 2． 组合逻辑电路 时序逻辑电路 3． 4 4． 同步 异步