实验一编码器和译码器 一、实验目的 1、掌握编码器、译码器的逻辑功能和分析方法、设计方法 2、熟悉中规模集成电路编码器、译码器的电路结构和工作原理。 二、实验原理 1.编码器 用儿个不同的二进制代码分别表示儿个不同的事物.即为编码的含意.在二值逻辑电路 中，信号都是以高、低电平的形式给出的。因此，编码器的逻辑功能就是把输入的每一个高、 低电平信号编成一个对应的二进制代码。目前经常使用的编码器有普通编码器和优先编码器 两类。 (1)普通编码器 在普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱。 现以3位二进制管通编码器为例，图1-1是其原理框图，它的输入是1一1五8个高电 平信号，输出是3位二进制代码Y,为此，又把它叫做8线一3线编码器。输出与输入 的对应关系由表1-1给出 表1问13位二进制编局器的具但表 Y2 YI +Y2 0 0 0 000 0 0 6 0 0000 0 YI 0 0 001 0 0 00 0 0 0 0 0 0 0 0 0 0. 0 Yo 1 0 0 0 0 0 0 0 0 0 0 0 0 0 00 0 0 图1-18线-3线编码器的原理框图 如果输入变量取值的组合仅为上表中列出的8种状态，则输入变量为其它取值下其值等 于1的那些最小项均为约束项，将上述真值表写成对应的逐辑式并利用这些约束项进行化简 得到： Y2=L+1+l6+1 Y=+1+16+1 (1-1) Yo=l+lj+ls+l 根据(1-1)式就可画出对应的编码电路，如图1-2所示。 (2)优先编码器 图1-23位二进制编码器 在优先编码器电路中，允许同时输入两个以上编码信号，不过在设计优先编码器时已经 将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时只对其中优先权最高的 个进行编码。 优先编码器74LS143的功能如表1-2所示，它的输入和输出均以低电平为有效信号，由 农12不难石出，在S=0电路正带1作状志下，允许。一当中同时有儿个输入端为低 电平，即有编码输入信号。的优先权最高。0的优先权最低。当=0时，无论其他输
入端有无输入信号（表中以X表示），输端只给出1，的编码，即了：YY。=000。当 5=1、1=0时，无论其余输入端有无输入信号，只对i6编码，输出为V:了了0=001。 其余的输入状态请读者自行分析。表中出现的3种TT下。=111情况可以用s和Yx的 不同状态加以区分， 表】2化先铭码器(7LS148)的功能表 入 出 Y3YY。 Ys YEx X 1 0 0 X 0 0 0 0 0 0 0 0 0 0 X X X X X 0 0 1 0 1 0 0 X X 0 0 0 0 0 0 X X 0 0 0 0 0 0 0 2.译码器 译码器的逻辑功能是将每个输入的进制代码译成对应的输山高、低电平信号。因此， 译码是编码的反操作.常用的译码器电路有二进制译码器、二十进制译码器和显示译码器 三类 (1)二进制译码器 进制译码器的输入是一组二进制代码，输出是一组与输入代码一对应的高、低电平 信号。图1-3是3位二进制译码器74S138的原理框图。输入的3位二进制代码共有8种状 态，译码器将每个输入代码译成对应的一根输出线上的低电平信号。因此，也把这个译码器 叫做3线一8线译码器，其真值表如表13所示， 表1-33线-8线译妈器真仙表 输入 输出 A A1 Ao Y.YYY耳。 g 0 0 0 1111 1 0 0 0 1 1 0 0 1 0 1 1 1 0 d 0 1 1 1 0 1 1 0 0 0 1 01 0 11 0 0 图1-33线-8线译码器 1 0 (2)三 十进制译码器 十进制译码器的逻辑功能是将输入BD码的10个代码译成0个高、低电平输出 信号。二一十进制译码器74S2的真值表如表14所示，对于BCD代码以外的伪码（即 1010一11116个代码)了。一Y,均无低电平信号产生，译码器拒绝“翻译“，所以这个电路
具有拒绝伪码的功能。 表1-4二一十进制译妈器74LS42的真值表 序输入 出 A3 A2 Al Ao Y。Y72Y74T;7.7,7g7 0 0 0 0 0 0 0 2 0 0 3 0 0 0 0 0 0 0 6 0 1 0 0 0 0 0 9 0 0 0 0 0 0 0 0 (3)显示译码器 数码管可以用TTL或COS集成电路直接驱动。为此，就需要使用显示译码器将BCD编 码译成数码管所需要的驱动信号，以便使数码管用十进制数字显示出D编码所表示的数 值。其工作原理请参考一些集成电路的手册。 三、实验内容 1、验证编码器74LS148和译码器74S138的逻辑功能。 按图14连接电路，将74LS148的8个输入端70一，依次接到实验箱上的8个开关， 先将0一1，全部置1，然后按顺序先后将10、1、、置0观察并记录74S148和74S138 的输出状态，分析实验结果 分别接实验而上3个指不可 Io_ 国 74LS148 分别接8个指示 74LS138 图14验证74LS48和74LS138逻辑功能的实验框图 2、图1-5是用两块74S138扩展成一个4线一16线译码器.输入4位二进制代码NNN 分捌接到实验箱上4个开关，N端接低电平，16个输出了。、了.。.…分 州接16↑指示灯（注意..…，分别对应74礼S138(2)的写、了。..写）.根据实 验结果，列出真值表，分析电路的1作原理
3、用片71S138和一片741S20双与门 设计下面的多输出函数： s=∑m'1.24.刀 C=∑m'(35,6,7) 列出其逻辑功能真值表， 四、实验设备及器材 数字逻辑实验箱和其它测试设备 主要实验芯片：74LS138×2、741S148×1 其它集成门电路：74LS04×1、74LS20×2 五、实验报告 画出实验电路，列表记录和整理实验结果。 并总结收获。 六、思考题 图1-5用74LS138设计4线-16线译码器 设计一个5一32的二进制译码器 提示：用四片741S138及一片741S139(2一4译码器)组成一个树状结构的级联译码器。 用74S139的输入端做5一32译码器高二位输入端，74S138的译码输入端做5一32译码器 的低三位输入端。（注意事项：74LS139是低电平输出。 要求：只需画出原理图，不需要画具体的电路连接图)。 实验二比较器和加法器 一、实验目的 1、熟悉比较器和加法器的工作原理和逻辑功能。 2、掌握中规模集成电路比较器和加法器的应用方法， 二、实验原理 1.比较器 在一些数字系统中经常要求比较两个数字的大小，为完成这一功能所设计的各种逻辑电 路统称为数值比较器 (1)1位数值比较器 首先讨论两个1位二进制数A和B相 比较的情况。这时有三种可能： ①A>B(即A-1、B=0),则AB=1 故可以用AB作为A>B的输出信号Y: ②A<B(即A=0、B=1),则AB=1, 图2-1一位数据比较器 故可以用AB作为A<B的输出信号Ya, ③A=B,则A⊙B=1,故可以用A⊙B 作为A=B的输出信号YA:D, 将以上的逻辑关系画成逻辑图，即得图21所示的一位数据比较器电路 (2)多位数值比较器 在比较两个多位数的大小时，必须自高而低地逐位比纹，而且只有在高位相等时
才需要比较低位 B 例如A、B是两个4位三进制数AA2AIA0 Y.vB 和3B:BiBo,进行比较时应首先比较A和B1。 输 B 如果A>B,那么不管其他几位数码各为何值， 入 告定是A>B.反之。若A1B ABy X X X X X X 1 0 0 A3B2 X X X X X 1 0 0 A2-B:A2B X X X X 1 0 0 A2-B:A:=B: A1Bo X X X 0 0 A1-B1 A2=B2 A=B A0<Bo X X X 0 1 0 A-B A2=B2 A=B Ao=Bo 1 0 0 1 0 0 A3-B3 A2=B2A=B1 Ao=Bo0 0 0 A)-B3 A2=B2 A=B:Ao=Bo 0 0 0 0 2.加法器 在数字计算机中，加法器电路是最重要的基本运算单元电路。虽然实现加法器电路的 设计有多种形式，但构成该电路的基本器件就是半加器和全加器。 (1)半加器 在不考虑低位的进位输入，只考虑将两个二进制数相加，并广生进位的输出，称之为 半加器。其逻辑电路及逻辑符号如图2-3所示 表2-2半加器的真值表 Bn An A.B。S。C 0 0 0 Sn 0 0 HA 0 0 Cn An日 (a)道镇电塔 6)辽抖特号 半加器的输出逻辑表达式为： 图2-3半如器逻辑电路及逻辑符号 S。-ADn+4Dn-A0D (2-1) (=A·B
(2)全加器 全加器则是实现两个二进制加数及一个米自低位进位的全加运算。以A、B表示两个 加数，C,表示米自低位的进位，以S和C分别表示全加和及向高位的进位，全加器的真值 表如表2-3所示，由真值表即可得到S和C的逻辑表达式，如(2-2)式和(2-3)式所示. 一位全加器的逻辑图及逻辑符号如图2-4所示。 S.=4B.Cn+4B.C+4.B.Cm+4.B.C =C(dB+AD)+C(4.B,) (2-2) =Cn4.⊕B)+Cn(An田B) =A⊕Bn⊕C C.=4.B.C+4.B.C-+4.B.C+4.B.C (2-3) =Cm-(An⊕Bn)+AnB 表2-3全加器真值表 An Ba Cn-1 Sn Cn Cn Cn Sn 0 0 0 0 0 0 0 0 0 0 FA 0 0 1 0 0 0 0 An Bn Cn-1 An Bn Cn】 1 1 (:)辽辑电路 (6)逐辑特号 3.串行进位并行加法器 图2-4全加器逻辑电路及遂细符号 如果要实现多位二进制数的加法运算，就必须将多个全加器级联。例如将两个全加 器相级联，即构成一个两位二进制加法器，同理一个四位的并行全加器可由上述的四个全加 器级联组成，如图25所示。 Bo Ao Co-u =— C3 S2 1 图2-5四位井行全加器 该电路可将两个加数A、B的各位同时送到相应的全加器的输入端，进位是串行送 数，最低位设置为0。相加数为N位时，应先知道一位全加器的延迟时间TY,那么N位全加 器相级联，征迟时间就是NTY。这种进制信息位加法的运算速度提高很多。使用时可详见 这方面的中规模串行进位、并行加法器的芯片，如T1283,其内部连接方式如图2-6所示
9101311214 S S:S2 SI 16 T1283 A4 A3 A2 A B4 B3 B2 BI Co 12 143 5111526 图2-6T1283管脚图 为进一步了解全加器的功能及其应用，我们米看一个例子一一BCD码加法器。BCD码是 一十进制编码的简称，其中8421码是将十进制的每个数字用四位二进制数表示，这四位 进制数的各位的权从左到右分别为8,4、2、1。这样用二进制数的0000一1001来分别表 示十进制的0一—9。必须注意，BCD码中没有1010一一1111这六种代码，这与通常的四位 二进制数是不同的。二一十进制加法运算，其基本方法仍是采用二进制加法，所不同的只是 组间的进位上，例如，按二进制数作加运算：1000+0100的结果为1100，而二一十进制数加 运算的结果不是1100，而应是0010，同时向高位十进制数进一，而在组内的四位数仍按 进制数进行加运算，即逢二进一，因此，可以使用二进制四位全加器作一一十进制全加器， 只须在组间进位方式上加一个校正网络，使原来的四位二进制数逢十六进一的规律自动校正 为逢十进一，这样，问题就进一步简化为一个校正网络的设计问题，两个一位十进制数相加， 其和不会超过18，考虑低位来的进位，其和最大值是19，设想将两个BCD码十进制数加到 一个四位二进制加法番，那么加法器的输出将是一个从0到19范围内的一进制和数，将这 些二进制和数列干表2-4的左边一栏，显然它不是我1要求的CD码输形式。我们将要求 的BCD码输出列于表2-4的右边一栏. 表2-4CD码加法连算 二进制和数 BCD码和数 C4 S4 S3 S2 SI S4S'3 S2 S1 十进制数 0■ 0 0 0 0 2 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 9 0 0 0 0 0 0 1 0 11 0 0 0 12 0 0 0 14 0 6 0 0 16 0 0 0 0 18 0 0 1 分析表2-4可以看出，当二进制和数小于或等于1001时，二进制和数等于BCD码和数： 当二进制和数人丁1001时，二进制和数不等丁BCD码和数，需要加以修止，其修正的方法
是，只要将进制和数加上010，就可以得到止确的B即码和数，并产生进位输出。进 步分析表24，可找出修正条件。显然，在进制和数具有进位输出，即C4=1时，需要加 以修正：当二进制和数出现从1010到1111这六种代码之一时，也需要进行修正，于是，修 正条件为：C=C4+S4S3+S2),当C=0时，意味着和数在0-9之间，不需要修正：当C-1时， 意味着和数在10-19之间，需要修正，同时，C也就是十进制加法器的进位输出， 为了实现加0110修正，可以用另一个四位二进制加法器来完成。第一个加法器形成的 二进制的和数输出，送到第二个加法器进行运算，第二个加法器的输出就是正确的CD码和 数，一位CD码加法器的逻辑图如图2-7所示。 高盈品面芝义又之 C a-8 图2-7一位BCD码加法器 三、实验内容 1。比较器实验 (1)验证4位数值比较器CC14585的逻辑功能. (2)用两片CC14585组成一个8位数值比较器， 2。加法器实验 (1)列出全加器的真值表，按图24所示电路接线，验证一位全加器的逻辑功能， (2)应用并行四位全加器做二进制加法运算，将A4A3A2A1置成1001，C0=0,并使 B4B3B2B1为0000一1001，B每改变一次，记录一次加法结果，填入下表： (3)按图2-7连线，用两只四位全加器设计一个二一十进制加法器，并做以下运算。 ①(6)0+(3) ②(6)+(9) ③(9)w+(5)o A4 A3 A2 Al B4 B3 B2 B1. S4s3S2S1C4十进制数 T 0 U 0001 0 0010 1111
四、实验设备及器材 数字逻辑实验箱和其它测试设备 主要实验芯片：CC14585×2、741S283×2 其它集成门电路：74LS86×1、74LS32×1、74LS08×1 五、实验报告与思考题 1. 画出实验电路，列表记录和整理实验结果，并总结收获， 2.设计一个16位一进制数值比较器，画出电路图 3.设计一位十进制全减器，画出逻辑电路图， 实验三数字钟设计 一、实验目的 1.了解、掌握用数字集成电路设计数字钟的基本原理和方法 2.熟悉典型集成电路的逻辑功能，掌握N进制计数器的设计与实现。 二、实验原理 1.数字钟的基本结构 数字钟是由振荡器、分频器、计数器、译码器和显示器电路所组成。振荡器产生的时 标信号经过分频器形成秒信号，秒信号输入计数器进行计数，并把累计结果以“时”，“分” “秒”的数字显示出来。振荡器是整个数字钟的核心，它产生一个烦率标准，其精度和稳定 度基本决定了数字钟的计时准确性，是影响数字钟质量的决定性因素之一，在实际应用电路 中采用品体振荡器作振荡源。因为它的精确度高。数字钟的逻辑框图如图31所示。 十位 个位 十位 个位 十位 个位 显示 显示 显示 显示 显示 显示 怪玛器 路码器 怪码器 译码瑶 译码器 译码器 计数器 计数器 计数器 计数器 计数器 计数器 分频与坚形电路 脉冲振活器 图3-1数字钟逻辑框图 2.计数电路 计数器是一种计算输入脉冲数目的时序逻辑网络，被计数的输入信号就是时序网络的 时钟脉冲，它不仅可以计数而且还可以用米完成其它特定的逻辑功能，如测量、定时控制、 数字运算等等。数字钟的计数电路是用两个六十进制和一个二十四进制（或十二进制）计数 器实现的。六十进制计数器应由一个十进制计数器与一个六进制计数器组成，分别对秒（或
分)的个位和十位进行计数。可以采用中规模集成电路计数器米设计一个六十进制电路，但 必须采用两块四位（四个输出端）计数器组件，这是由于选用的译码器要求输入四位BCD 码，与每块译码器相连的计数器应工作于十进制域十进制以下。 本实验用二十四进制计数器作为“时”位计数器，它的计数序列是00.01,02…， 23.00.….也就是当计数器计到23时9分9秒时，若再输入一个秒脉冲.计数器就进 到00时00分00秒，对于这种计数序列，通常用五块触发器设计的二十四进制计数器就能 实现。但是为了使数码管能正常地显示“时”数，也必须采用两块四位计数器组件级联。 数字钟计数电路的设计可用反馈归零法，当计数器正常计数时，反馈门不起作用，只 有当进位脉冲到来时，反馈信号随即将计数电路清零，实现相应模的循环计数。以六十进制 为例，当计数誉从00,01,02，，59计数时，反馈门不起作用，只有当第60个秒燕冲到 来时，反馈信号随即将计数电路清零，实现模为60的循环计数。计数电路由六片74LS90 构成。74S90的功能表如表3-1所示： 表3-174LS90功能表 出 Ro(1)Ro(2)Rg(1)Rg(2) OD Qc QB QA 0 0 0 0 0 中 0 0 0 0 0 0 1 0 0 1 0 0 0 0 中 0 φ 计 0 中 0 计 0 0 0 数 中 0 中 0 3,译码与显示电路 在数字钟电路中，译码器的输入信号就是计数器的输出信号，它的输出端接至数码管。 计数器输出的四位BCD码经译码后，变成某个十进制数字对应的控制电平，去驱动数码管各 段发光，从而把该数字显示出来，实验中采用8421BCD码译码器74LS47(74LS247)和LA5611 型数码管，74LS47(74LS247)的真值表如表3-2所示，它与L45611的连接如图3-2所示， 图3274517(247)与LA5611的连接 10