八、天线效应 1、天线效应(Process Antenna Effect,PAE), 又称之为“等离子导致栅氧损伤(plasma induced gate oxide damage,PID) 在离子刻蚀等工艺加工过程中，芯片表面会有很多暴露 的导体（如金属线或多晶硅）等会收集附近的游离电荷， 导致其电位升高。如果有MOS管的栅端与这片导线相 连，栅端上的薄氧化层就有可能被导体上积聚的高电压 击穿，使电路失效。 由于导体收集游离电荷的行为类似于现实中天线收集信 号的行为，因此这种现象也被称为“天线效应” 随着工艺技术的发展，栅的尺寸越来越小，金属的层数 越来越多，发生天线效应的可能性就越大
• 1、天线效应（Process Antenna Effect，PAE）， 又称之为“等离子导致栅氧损伤（plasma induced gate oxide damage，PID）” 。 • 在离子刻蚀等工艺加工过程中，芯片表面会有很多暴露 的导体（如金属线或多晶硅）等会收集附近的游离电荷， 导致其电位升高。如果有MOS管的栅端与这片导线相 连，栅端上的薄氧化层就有可能被导体上积聚的高电压 击穿，使电路失效。 • 由于导体收集游离电荷的行为类似于现实中天线收集信 号的行为，因此这种现象也被称为“天线效应” 。 • 随着工艺技术的发展，栅的尺寸越来越小，金属的层数 越来越多，发生天线效应的可能性就越大
在还未形成metal22的时候，AB段metal1上积累 的电荷由器件1中的NMOS管的栅极和地之间通路 泄放到地，会对NMOS管的栅氧化层造成损害； 而器件2的NMOS管的有源区和地之间形成泄放通 路，CD段metal1上积累的电荷泄放不会对栅氧化 层造成损害。 工艺上完成 VDD 扩散区 电荷 相区 VDD metal2以后， 两个器件中所 有MOS管的 栅氧化层都不 会受到损害。 器件2 器件1 D 器 Metall Metal2 V1A12
• 在还未形成metal2的时候，AB段metal1上积累 的电荷由器件1中的NMOS管的栅极和地之间通路 泄放到地，会对NMOS管的栅氧化层造成损害； • 而器件2的NMOS管的有源区和地之间形成泄放通 路，CD段metal1上积累的电荷泄放不会对栅氧化 层造成损害。 工艺上完成 metal2以后， 两个器件中所 有MOS管的 栅氧化层都不 会受到损害
2、天线效应的消除 对天线效应产生机理的分析，可以得到能够有效 消除天线效应的方法：减少暴露的导体面积；在 发生天线效应的走线上添加其它的电荷泄放回路。 一般在集成电路的版图设计中，消除天线效应的 方法有下面三种： A、增大器件栅极面积，增强栅极对泄放电流的 承受能力，减小天线效应的影响。缺点是影响器 件性能和增大芯片面积
• 2、天线效应的消除 • 对天线效应产生机理的分析，可以得到能够有效 消除天线效应的方法：减少暴露的导体面积；在 发生天线效应的走线上添加其它的电荷泄放回路。 • 一般在集成电路的版图设计中，消除天线效应的 方法有下面三种： A、增大器件栅极面积，增强栅极对泄放电流的 承受能力，减小天线效应的影响。缺点是影响器 件性能和增大芯片面积
B、跳线法 跳线法就是将存在天线效应的金属层断开，通 过通孔连接到其它的金属层，最后再回到之前 的金属层。这种方法还可以分为向上跳线法和 向下跳线法，如图(c)和(d)所示，其中， 向上跳线法更为常用。 存在天线效应 a c向上跳线 添加反偏二极管 b d向下跳线
• B、跳线法 • 跳线法就是将存在天线效应的金属层断开，通 过通孔连接到其它的金属层，最后再回到之前 的金属层。这种方法还可以分为向上跳线法和 向下跳线法，如图（c）和（d）所示，其中， 向上跳线法更为常用
跳线法对消除天线效应十分有效。缺点是这种方 法为了采用不同的金属层，在芯片上增加了通孔， 由于通孔电阻的存在，该通路上的电阻也大大增 加，有可能会对芯片的性能造成直接的影响 3、添加泄放回路 具有天线效应的通路都会直接和MOS管的栅极相 连。如果在靠近这个MOS管栅极的位置添加一个 连接该通路和地的反偏二极管，就可以在二极管 处形成一个电荷泄放回路，从而使MOS管的栅免 受通路上积累的电荷损害，这就是添加泄放回路 以消除天线效应的原理。如图(b)所示
• 跳线法对消除天线效应十分有效。缺点是这种方 法为了采用不同的金属层，在芯片上增加了通孔， 由于通孔电阻的存在，该通路上的电阻也大大增 加，有可能会对芯片的性能造成直接的影响。 • 3、添加泄放回路 • 具有天线效应的通路都会直接和MOS管的栅极相 连。如果在靠近这个MOS管栅极的位置添加一个 连接该通路和地的反偏二极管，就可以在二极管 处形成一个电荷泄放回路，从而使MOS管的栅免 受通路上积累的电荷损害，这就是添加泄放回路 以消除天线效应的原理。如图（b）所示
九、互连延迟 互连延迟已经成为确定纳米级CMOS工艺下的VLSI电 路性能和可靠性的关键因素。 ·1、The Lumped RC-Model-—Elmore延时模型 在深亚微米工艺之前，互连线的寄生电感效应还不明显， 互连线通常等效为分布式的RC树来处理。 Elmore模型是广泛使用估算RC树延时的互连模型，由 Elmore于1948年提出。 士士三→ tumped
互连延迟已经成为确定纳米级 CMOS 工艺下的 VLSI 电 路性能和可靠性的关键因素。 • 1、 The Lumped RC-Model——Elmore 延时模型 在深亚微米工艺之前，互连线的寄生电感效应还不明显， 互连线通常等效为分布式的 RC 树来处理。 • Elmore 模型是广泛使用估算 RC 树延时的互连模型，由 Elmore 于 1948 年提出
在Elmore延时模型中，将非负的冲击响应h(t)作为一 个概率分布函数，Elmore延时DT定义为t在该分布函数 上的均值 T=th(t)dt 其中h(t)要求满足如下条件： h(t)dt=1 对于互连线上某个节点的延时，将其冲击响应h(t)进行拉 普拉斯变换，并且展开为如下的级数形式： H(S)=1+14+mS+ 可以发现Elmore延时等于H(s)的一阶项系数，即： T=th(t)dt=m
• 在 Elmore 延时模型中，将非负的冲击响应 h (t )作为一 个概率分布函数，Elmore延时DT 定义为 t 在该分布函数 上的均值 • 其中 h (t )要求满足如下条件： 对于互连线上某个节点的延时，将其冲击响应 h (t )进行拉 普拉斯变换，并且展开为如下的级数形式： 可以发现 Elmore 延时等于 H ( s )的一阶项系数，即：
因此，对于一般的RC树，可以采用如式所示面向电阻的 方法来给出其任意节点的Elmore延时的解析表达式： ∑RCk 式中定义为R共享路径电阻，它代表了从根节点s至节点 k和节点i这两个路径共享的电阻： Rx=∑R,→(R∈[path(s→)path(s→k)]D 如图所示的树结构的RC网络，其节点的Elmore延时表 达式： >RxCx=RC:+RC2+(R+Rj)C3+(R+R3)C+(R+R3+R)C
• 因此，对于一般的 RC 树，可以采用如式所示面向电阻的 方法来给出其任意节点的 Elmore 延时的解析表达式： • 式中定义为Rik共享路径电阻，它代表了从根节点 s 至节点 k 和节点 i 这两个路径共享的电阻： 如图 所示的树结构的 RC 网络，其节点i的 Elmore 延时表 达式：
2 C2 R3 RC Chain rAL rAL TAL Vi TAL Vil rAL out N N N N=ΣRiΣCi= XCiZRj i-1 j-i i-1j-1
RC Chain
Wire Model Assume:Wire modeled by N equal-length segments (DN +e-6t片- 2 2N For large values of N: 10
Assume: Wire modeled by N equal-length segments For large values of N: