数字电子找术综合练习五及参考答案 练习（五） 一、填空：(13分) 2,逻辑电路中，高电平用1表示，低电平用0表示，则称为逻辑。 3.基本5、同步5、主从JK和维特阻塞D四种不月结构的触发器，可以作计数器和 移位寄存器的有。 5,与逐次通近型C比较，双积分型AC转换速度（快、慢），航干扰能力（强， 弱). 6.将个包含有16384个基本存储单元的存精电路设计成8位为一个字节的0W,该 W有个地址，有个数据读出线。 7.有一个容量为256×4位的RM.该训有个基本存储单元，每次访月个基本存储 单元，该配W有个地址线。 三，现有一个四位二进制数X,要求判别1,4X<7:2,X多4：3，X会8。判刚电路框 图如图所示，请分别用输出函数Y1判别4≤X<7,2判别X≤4，Y3判别X≥8。要求用卡诺 图化简函数，并用与非门实现。《15分) Da D2 判别 71 Di 电器 72 Do 七、试将图中所示的组合逻辑电路用双四选一数据选择器（内有两个独立的四选一数据 选择器，但共用地址瑞A1、0)实现。(10分) 9 12 At MUX 0 Ao D10D11D12D13D20D21D22D2
数字电子技术综合练习五及参考答案 练习（五） 一、填空：(13 分） 2．逻辑电路中，高电平用 1 表示，低电平用 0 表示，则称为 逻辑。 3．基本 RS、同步 RS、主从 JK 和维持阻塞 D 四种不同结构的触发器，可以作计数器和 移位寄存器的有 。 5．与逐次逼近型 ADC 比较，双积分型 ADC 转换速度 （快、慢），抗干扰能力 （强、 弱）。 6．将一个包含有 16384 个基本存储单元的存储电路设计成 8 位为一个字节的 ROM。该 ROM 有 个地址，有 个数据读出线。 7．有一个容量为 256×4 位的 RAM。该 RAM 有 个基本存储单元，每次访问 个基本存储 单元，该 RAM 有 个地址线。 三、现有一个四位二进制数 X，要求判别 1．4≤X＜7；2．X≤4；3．X≥8。判别电路框 图如图所示，请分别用输出函数 Y1 判别 4≤X＜7,Y2 判别 X≤4,Y3 判别 X≥8。要求用卡诺 图化简函数，并用与非门实现。（15 分） 七、试将图中所示的组合逻辑电路用双四选一数据选择器(内有两个独立的四选一数据 选择器，但共用地址端 A1、A0)实现。(10 分)
练习五参考答案： 一，填空：(13分) 1.TL与非门的一个输入瑞经10咪0电阻接地，其余输入瑞是空，输出电压6=0.3Y。 2,逻辑电路中，高电平用1表示，低电平用0表示，则称为正逻辑。 3,基本S、同步S、主从JK和维持阻塞D四种不同结构的触发器，可以作计数器和 移位寄存器的有主从K,维持阻塞D。 4.n位例置R/2R梯形网路D/A转换器，输出电压Uo=。 5.与逐次逼近型DC比较，双积分型C转换速度慢（快，慢），抗干扰能力强（强、 蜀) 6.将一个包含有16384个基本存储单元的存储电路设计成8位为一个字节的0W。该 W有2048个地址，有8个数据读出线. 7,有一个容量为256×4位的RAM。该RM有1024个基本存错单元，每次访月4个 基本存储单元，该RAW有8个地址线： 二、判断下列说法是否正确：(5分) 对于几数字集成电路来说，在使用中应注意， 1.电源电压极性不得接反，其颜定值为5Y。(对) 2.不使用的输入瑞接1。（错） 3.输入端可以串有电凰器，但其数值不应大于关门电阻。（对） 4,三态门的输出瑞可以并接，阻其控制端所加的控制信号电平只能使其中一个门处于 工作状态，面其他所有输出嘴相并联的三态门均处于高态。（对） 5.L与丰门的扇出系数（即带同类门的个数）仅决定于其带灌电流负载的能力。（错） 三、现有一个四位二进制数X,要求判别1.4写X<7:2.X≤4：3.X3≥8。判别电路框 图如图所示，请分别用输出函数Y1判别4≤X<7,2判别X多4，Y3判别X8,要求用卡诺 图化简函数，并用与非门实现。(15分) 解：按题意列真值表 D3 D2 DI DO YI Y2 Y3 D3 D2 D1 DO Y1 Y2 Y3 00000101000001 00010101001001 00100101010001 00110101011001
练习五参考答案： 一、填空：(13 分） 1．TTL 与非门的一个输入端经 10KΩ电阻接地，其余输入端悬空，输出电压 Uo＝ 0.3 V。 2．逻辑电路中，高电平用 1 表示，低电平用 0 表示，则称为 正 逻辑。 3．基本 RS、同步 RS、主从 JK 和维持阻塞 D 四种不同结构的触发器，可以作计数器和 移位寄存器的有 主从 JK、维持阻塞 D 。 4．n 位倒置 R/2R 梯形网络 D/A 转换器，输出电压 Uo＝ 。 5．与逐次逼近型 ADC 比较，双积分型 ADC 转换速度 慢（快、慢），抗干扰能力 强（强、 弱） 6．将一个包含有 16384 个基本存储单元的存储电路设计成 8 位为一个字节的 ROM。该 ROM 有 2048 个地址，有 8 个数据读出线。 7．有一个容量为 256×4 位的 RAM。该 RAM 有 1024 个基本存储单元，每次访问 4 个 基本存储单元，该 RAM 有 8 个地址线。 二、判断下列说法是否正确：（5 分） 对于 TTL 数字集成电路来说，在使用中应注意： 1．电源电压极性不得接反，其额定值为 5V。（ 对 ） 2．不使用的输入端接 1。（ 错 ） 3．输入端可以串有电阻器，但其数值不应大于关门电阻。（ 对 ） 4．三态门的输出端可以并接，但其控制端所加的控制信号电平只能使其中一个门处于 工作状态，而其他所有输出端相并联的三态门均处于高阻态。（ 对 ） 5．TTL 与非门的扇出系数（即带同类门的个数）仅决定于其带灌电流负载的能力。（ 错 ） 三、现有一个四位二进制数 X，要求判别 1．4≤X＜7；2．X≤4；3．X≥8。判别电路框 图如图所示，请分别用输出函数 Y1 判别 4≤X＜7,Y2 判别 X≤4,Y3 判别 X≥8。要求用卡诺 图化简函数，并用与非门实现。（15 分） 解：按题意列真值表 D3 D2 D1 D0 Y1 Y2 Y3 D3 D2 D1 D0 Y1 Y2 Y3 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 0 0 1
01001101100001 01011001101001 01101001110001 01110001111001 由卡诺图化简得 判斯电路如图所示 四、已知电落中时钟脉冲甲的频率为1忆。假设触发器初始状方均为0。 1.分析电路的逻辑功能，画出状态转换图：(15分) 2.西出Q1,2、3的波形图（至少六个CP): 3.输出端Z被形的频率是多少？ 解：1.是动方程 状态方程输出方程 状态转换图 2输出被形如右上图所示 &该电路为同步五进制加法计数器，Z的频率为Q.2, 五，现有集成月步十选制可逗计数器CT74LS192若干块，TL与非门若干个，CT74LS192 的符号如阁所示，其中R为异步清零端（高电平有效），为异步置数控制端（低电平有效）： C刊、C功为加、减计数脉冲输入瑞（不用端接高电平），和分别为遗位和情位输出瑞。 要求，(12分) 1.利用CR构成六进制计数器。 2.利用构成数字钟用的二十四进制计数器。 解：电路如图所示 六、由555定时器组成的多活振荡器如图所示，(10分) 1.计算林宽t。振荡周期T、频率F和占空比q: 2.画出电容C两端电压e和输出电压uo的被形彩图。 解：1. 2输出被形如右上图所示 七、试将图中所示的组合逐辑电路用双四选一数据选择器（内有两个独立的四选一数据 选择器，但共用地址瑞A1、O)实现。(10分》 解，由图可得
0 1 0 0 1 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 0 1 1 1 0 0 0 1 1 1 1 0 0 1 由卡诺图化简得 判断电路如图所示 四、已知电路中时钟脉冲 CP 的频率为 1MHZ。假设触发器初始状态均为 0。 1．分析电路的逻辑功能，画出状态转换图； （15 分） 2．画出 Q1、Q2、Q3 的波形图（至少六个 CP）； 3．输出端 Z 波形的频率是多少？ 解：1.驱动方程 状态方程 输出方程 状态转换图 2.输出波形如右上图所示 3.该电路为同步五进制加法计数器，Z 的频率为 0.2MHz。 五、现有集成同步十进制可逆计数器 CT74LS192 若干块，TTL 与非门若干个。CT74LS192 的符号如图所示，其中 CR 为异步清零端（高电平有效），为异步置数控制端（低电平有效）， CPU、CPD 为加、减计数脉冲输入端（不用端接高电平）， 和 分别为进位和借位输出端。 要求： （12 分） 1．利用 CR 构成六进制计数器。 2．利用 构成数字钟用的二十四进制计数器。 解：电路如图所示 六、由 555 定时器组成的多谐振荡器如图所示。（10 分） 1．计算脉宽 tPH、振荡周期 T、頻率 f 和占空比 q。 2．画出电容 C 两端电压 uc 和输出电压 uo 的波形图。 解：1. 2.输出波形如右上图所示 七、试将图中所示的组合逻辑电路用双四选一数据选择器(内有两个独立的四选一数据 选择器，但共用地址端 A1、A0)实现。(10 分) 解：由图可得
由四选一数据选择器功能得 令A1=A,0=B,比较门与Y1,2与2得 由此可得逻辑图。如右上图所示。 八，设计一个LA(可编程逻朝库列)形式的全减器。设Ai为被减数，i为减数，Ci-1 为低位错位，差数为D,向高位的借位为C。试在图中所示的风4逐辑库列中标出输入、 输出及相应的连接点。(10分》 解：列真值表 Ai Bi Ci-1 Di Ci Ai Bi Ci-1 Di Ci 0000010010 0011110100 0101111000 0110111111 由真值表料 由上两式可知，D1和C1中在括五个乘积项m1、2,3、4,7,放全减墨的LA逻辑 库列如上图所示。 九、现有如图所示的4×4位配若干片，如要把它们扩展成8×8位RM。 I.试问需要几个4×4位M? 2.西出扩展电路图。(10分) 解：1.需要四片4×4位4W。2.扩展电路如图所示
由四选一数据选择器功能得 令 A1=A，A0=B，比较 F1 与 Y1，F2 与 Y2 得 由此可得逻辑图，如右上图所示。 八、设计一个 PLA（可编程逻辑阵列）形式的全减器。设 Ai 为被减数，Bi 为减数，Ci-1 为低位借位，差数为 Di，向高位的借位为 Ci。试在图中所示的 PLA 逻辑阵列中标出输入、 输出及相应的连接点。（10 分） 解：列真值表 Ai Bi Ci-1 Di Ci Ai Bi Ci-1 Di Ci 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 由真值表得 由上两式可知，Di 和 Ci 中包括五个乘积项 m1、m2、m3、m4、m7,故全减器的 PLA 逻辑 阵列如上图所示。 九、现有如图所示的 4×4 位 RAM 若干片，如要把它们扩展成 8×8 位 RAM。 1．试问需要几个 4×4 位 RAM？ 2．画出扩展电路图。（10 分） 解：1.需要四片 4×4 位 RAM。 2.扩展电路如图所示