第六章扫描设计 子科发女学 /966 University of Electronic Science and Technology of China
第六章 扫描设计
本章要点 冬讨论为什么要使用扫描设计 Why? 理解扫描设计的原理What? 掌握扫描设计的几种基本结构Vhich: 熟悉DFT Compiler的设计流程HoW? 冬完成一个简单的扫描设计的实例 集成电路可测性设计 第六章：扫描设计3
本章要点 讨论为什么要使用扫描设计 理解扫描设计的原理 掌握扫描设计的几种基本结构 熟悉DFT Compiler的设计流程 完成一个简单的扫描设计的实例 集成电路可测性设计 第六章：扫描设计 3
课堂讨论 以下为最常用的数字电路形态，由组合逻辑和 时序逻辑组成，问题如下： (1)Y和y的可控性和可观性？ (2)如何生成测试图形(Test Pattern) Xi >Z1 组合逻辑电路 Xn Clk 集成电路可测性设计 第六章：扫描设计4
课堂讨论 集成电路可测性设计 第六章：扫描设计 4 以下为最常用的数字电路形态，由组合逻辑和 时序逻辑组成，问题如下： （1）Y和y的可控性和可观性？ （2）如何生成测试图形（Test Pattern）
课堂讨论 纯组合逻辑，讨论以上两个问题 应用 PI 组合逻辑 PO 集成电路可测性设计 第六章：扫描设计5
课堂讨论 集成电路可测性设计 第六章：扫描设计 5 PI PO 组合逻辑 应用 纯组合逻辑，讨论以上两个问题
概述(1)-时序电路的主要问题 冬可控性和可观性差：触发器的输出不能由原 始输入直接控制，触发器的输入不能从原始 输出直接观察到 个原始输入的组合逻辑和个触发器的存储 电路，那么就需2个测试图形才能对其组 合逻辑部分穷举测试； 。初始化问题。 集成电路可测性设计 第六章：扫描设计6
概述(1)--时序电路的主要问题 可控性和可观性差：触发器的输出不能由原 始输入直接控制，触发器的输入不能从原始 输出直接观察到 ； n个原始输入的组合逻辑和r个触发器的存储 电路，那么就需2n+ r个测试图形才能对其组 合逻辑部分穷举测试； 初始化问题 。 集成电路可测性设计 第六章：扫描设计 6
概述(2)-扫描设计的核心思想 起源： -1973年 时序电路的测试 最初方案。 -后来IB 冬核心思相 转化为 -提高内 obs 组合电路的测试 一把时序 AJWRAT3 TU7y口✉AHJA 应用 应用 PO PI PO 组合逻辑 组合逻辑 Q D Scan-out Scan-Scan-In Enable 集成电路可测性设计 第六章：扫描设计7
概述(2)--扫描设计的核心思想 起源： 1973年M. Williams 和 Angell提出了扫描路径方法的最初方案。 后来IBM做了修改，并在IBM的产品中大量使用。 核心思想 提高内部信号的可控性（Controllability）和可观性 （ observability ） 把时序电路的测试转化为组合电路的测试 集成电路可测性设计 第六章：扫描设计 7 Q D Q Q D Q 组合逻辑 PI PO y Y 应用 组合逻辑 PI PO y Y 应用 Scan-out ScanEnable Scan-In 时序电路的测试 组合电路的测试 转化为
概述(3)-扫描路径的影响 增加I/0; 冬增 对始化提要些 There is no free lunch!! 折衷--VLSI设计的基本原则 对于SoC产品，必须加扫描设计 集成电路可测性设计 第六章：扫描设计8
概述(3)--扫描路径的影响 集成电路可测性设计 第六章：扫描设计 8 增加I/O； 增加电路面积； 对测试时间和测试功耗的影响：扫描深度越深，初 始化和敏化测试图形所需的时钟周期越多；不断变 化的测试图形向量导致测试功耗比正常工作时大大 提高； 要注意触发器的排列顺序，对复杂的IC可能引起一 些问题。 There is no free lunch!! 折衷---VLSI设计的基本原则 对于SoC产品，必须加扫描设计
概述(4)-扫描设计是DT中最重要的技术 Ad-hod .Ad Hoc DFT Strategy Memory Block BIST -Block Partition........ Insert BIST Scan .Test Pins Scan Constraint Insert Scan Chaln ATPG Design ATPG分析) Insert Boundary BSD Scan Ippa IDDQ Spec Design RTL Design Synthesis Layout 1st Signoff 2nd Signoff 集成电路可测性设计 第六章：扫描设计9
概述(4)--扫描设计是DFT中最重要的技术 集成电路可测性设计 第六章：扫描设计 9 Spec Design RTL Design Synthesis Layout 1st Signoff 2nd Signoff Insert Scan Chain ATPG(分析) Insert Boundary Scan IDDQ Scan Constraint Memory Block Insert BIST ・Ad Hoc ・DFT Strategy ・Block Partition ・Test Pins ＡＴＰＧ Ad-hoc BIST Scan Design ＢＳＤ ＩＤＤＱ
概述（⑤）-常用术语 Scan chain一扫描链 Scan-path一扫描路径 Scan-length一扫描深度 Full scan一全扫描 Partial scan一部分扫描 Mux-DFF LSSD 集成电路可测性设计 第六章：扫描设计10
概述(5)--常用术语 Scan chain—扫描链 Scan-path—扫描路径 Scan-length—扫描深度 Full scan—全扫描 Partial scan—部分扫描 Mux-DFF LSSD 集成电路可测性设计 第六章：扫描设计 10
6.1扫描路径设计 子科发女学 1/966 University of Electronic Science and Technology of China
6.1 扫描路径设计