触发器 4.7触发器的电气特性 4.7.1静态特性 一、CMOS触发器 由于CMOS触发器的输入、输出以CMOS反相器 作为缓冲级，故特性与CMOS反相器相同，不赘述。 二、TTL发器 与TTL反相器相同，不赘述
4.7 触发器的电气特性 4.7.1 静态特性 一、CMOS 触发器 由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。 二、TTL 触发器 与 TTL 反相器相同，不赘述
触发器 4.7.2动态特性 一、输入信号的建立时间和保持时间 (一)建立时间tet 指要求触发器输入信号先于CP信号的时间。 CP D 010 0 (二)保持时间 指保证触发器可靠翻转，CP到来后输入信号需保 持的时间。 边沿D触发器的tet和t,均在10ns左右
4.7.2 动态特性 一、输入信号的建立时间和保持时间 (一) 建立时间 t set 指要求触发器输入信号 先于 CP 信号的时间。 (二) 保持时间 th 指保证触发器可靠翻转，CP 到来后输入信号需保 持的时间。 边沿D 触发器的 t set 和 th 均在 10 ns 左右。 CP D set t h t set t h t 0 1 0 1 0 1 ≥ ≥ ≥ ≥
触发器 二、时钟触发器的传输延迟时间 指从CP触发沿到达开始，到输出端Q、O完成状 态改变所经历的时间。 (一)tpn 为输出端由高电平变为低电平的传输延迟时间。 TTL边沿D触发器7474，tpm≥401s。 (二)tpLH7474,≤25ns。 为输出端由低电平变为高电平的传输延迟时间。 三、时钟触发器的最高时钟频率∫m 由于每一级门电路的传输延迟，使时钟触发器的 最高工作频率受到限制。7474，fmx之15M
二、时钟触发器的传输延迟时间 指从CP 触发沿到达开始，到输出端 Q、Q 完成状 态改变所经历的时间。 (一) tPHL 为输出端由高电平变为低电平的传输延迟时间。 TTL 边沿D 触发器7474， tPHL ≥ 40 ns。 (二) tPLH 为输出端由低电平变为高电平的传输延迟时间。 7474， ≤ 25 ns。 三、时钟触发器的最高时钟频率 fmax 由于每一级门电路的传输延迟，使时钟触发器的 最高工作频率受到限制。7474， fmax ≥ 15 MHz