第31卷第2期 固体电子学研究与进展 Vol.31.No.2 2011年4月 RESEARCH PROGRESS OF SSE Apr.,2011 硅微电子学 具有量化噪声抑制的小数分频器 黄兆磊卢磊唐长文 (复旦大学专用集成电路重点实验室，上海，201203) 2010-2-02收稿.201102-16收改稿 摘要：介绍了一款用于分数分频频率综合器的具有量化噪声抑制功能的小数分频器。使用4/4.5双模预分频 器，将分频步长降为0.5，使带外相位噪声性能提高6B。∑4调制器和分频器的配合使用一种非常简单的编程方 式。采用同步电路消除异步分频器的抖动。采用该分频器的频率综合器在SMIC0.18mRF工艺下实现，芯片面 积为1.47mm×1mm。测试结果表明，该频率综合器可以输出1.2~2.1GHz范围的信号。测试的带内相位噪声小 于-97 dBc/Hz,.在1MHz频偏处的带外相位噪声小于-124dBc/Hz。在1.8V的电源电压下，消耗的电流为 16mA。 关键词：分频器：分数分频频率综合器；量化噪声抑制 中图分类号：TN432:TN772文献标识码：A文章编号：1000-3819(2011)02-0190-06 A Fractional Frequency Divider with Quantization Noise Suppression HUANG Zhaolei LU Lei TANG Zhangwen (State K ey Laboratory gf A SIC System.Fudan University,Shanghai,201203.CHN) Abstract:This paper presents a fractional frequency divider with quantization noise suppres- sion used in a fractional-N frequency synthesizer.By using a 4/4.5 dual-modulus prescaler,the step size of the divider is reduced to 0.5 and thus the out-of-and phase noise performance is im- proved by 6 dB.A simple programming method is introduced which is important for the coopera- tion of the divider and the >A modulator.A synchronizer is adopted to eliminate the jitter accumu- lation of asynchronous dividers.A frequency synthesizer using the frequency divider presented here is implemented in SMIC 0.18 um RF process and the die size is 1.47 mm XI mm.Measure- ment results show that the tuning range of the frequency synthesizer is from 1.2 GHz to 2.1 GHz.The measured in-band phase noise is less than-97 dBc/Hz@10 kHz,the outof-band phase noise at I MHz frequency offset is less than-124 dBc/Hz.The frequency synthesizer consumes 16 mA from a 1.8 V voltage supply. Key words:divider;fractional-N frequency synthesizer;quantization noise suppression EEACC:2570:1230 *基金项目：国家自然科学基金资助项目(60876019)：国家科技重大专项资助项目(200X01031-00200B02):上海市青年启明星计划资 助项目(09QA1400300):国家科技人员服务企业行动项目(2009GJC00046):专用集成电路与系统国家重点实验室自主课题项目 m Eleetronie Publishing House.All rights reserved. http://www.cnki.net
硅微电子学 具有量化噪声抑制的小数分频器 黄兆磊 卢 磊 唐长文 ( 复旦大学专用集成电路重点实验室, 上海, 201203) 2010-12-02 收稿, 2011-02-16 收改稿 摘要: 介绍了一款用于分数分频频率综合器的具有量化噪声抑制功能的小数分频器。使用4/ 4. 5 双模预分频 器, 将分频步长降为 0. 5, 使带外相位噪声性能提高6 dB。 调制器和分频器的配合使用一种非常简单的编程方 式。采用同步电路消除异步分频器的抖动。采用该分频器的频率综合器在SMIC 0. 18 m RF 工艺下实现, 芯片面 积为1. 47 m m×1 mm。测试结果表明, 该频率综合器可以输出1. 2～2. 1 GHz 范围的信号。测试的带内相位噪声小 于- 97 dBc/ Hz, 在 1 MHz 频偏处的带外相位噪声小于- 124 dBc/ Hz。在 1. 8 V 的电源电压下, 消耗的电流为 16 mA。 关键词: 分频器; 分数分频频率综合器; 量化噪声抑制 中图分类号: T N432; TN772 文献标识码: A 文章编号: 1000-3819( 2011) 02-0190-06 A Fractional Frequency Divider with Quantization Noise Suppression HUANG Zhaolei LU Lei TANG Zhangw en ( S tate K ey L aboratory of A SIC & Sy stem, Fudan University , Shanghai , 201203, CH N ) Abstract: This paper pr esents a fractional frequency divider with quantization no ise suppression used in a fractional-N frequency synthesizer. By using a 4/ 4. 5 dual-mo dulus pr escaler, the step size of the divider is reduced to 0. 5 and thus the out-of-band phase no ise performance is impro ved by 6 dB. A simple prog ramming method is introduced w hich is important for the co operatio n of the divider and the modulator. A synchro nizer is adopted to eliminate the jitter accumulation o f asynchro nous dividers. A frequency synthesizer using the frequency divider presented here is implemented in SMIC 0. 18 m RF pro cess and the die size is 1. 47 mm×1 mm. M easurement results show that the tuning range of the frequency synthesizer is from 1. 2 GHz to 2. 1 GHz. T he measured in-band phase no ise is less than - 97 dBc/ Hz@ 10 kHz, the out-o f-band phase no ise at 1 MHz frequency o ffset is less than - 124 dBc/ Hz. T he frequency synthesizer consumes 16 mA from a 1. 8 V voltage supply. Key words: divider; fractional-N frequency synthesizer; quantization noise suppression EEACC: 2570; 1230 第 31卷 第2期 2011 年 4 月 固体电子学研究与进展 RESEARCH & PROGRESS OF SSE Vo l. 31, No . 2 Apr. , 2011 联系作者: E-mail: zw t ang@ fudan . edu. cn 基金项目: 国家自然科学基金资助项目( 60876019) ; 国家科技重大专项资助项目( 2009ZX01031-002-003-02 ) ; 上海市青年启明星计划资 助 项目( 09QA1400300) ; 国家科技人员服务企业行动项目( 2009GJC00046) ; 专用集成电路与系统国家重点实验室自主课题项目 ( 09MS 007)
2期 黄兆磊等：具有量化噪声抑制的小数分频器 191 8(d 引 言 采用一次变频接收机架构的数字电视调谐器， +a 需要一个宽带频率综合器来产生本振信号。为了在 e.[z] 2π2 Disc/cont 814MHz的宽频率范围内均满足数字电视调谐器 H(z) time 1-z 对相位噪声的苛刻要求，必须采用分数型频率综合 converter 器。因为分数型频率综合器可以在提供窄信道间隔 图1小数锁相环量化噪声线性模型习 的同时采用大的环路带宽，可以同时实现低相位噪 Fig.1 The frac ional-N PLL linearized quantization 声、低参考输入杂散和快速的锁定时间)。 noise model 分数型频率综合器主要基于由∑△调制器和整 声到，量化阶梯为分频器的步长，设为△，则量化噪 数型分频器组成的分数型分频器。∑△调制器产生 声的均方值为△/12。噪声能量均匀分布在采样带宽 伪随机的二进制整数序列来动态地改变整数分频器 内，∑△调制器的采样频率近似为f:d,所以量化噪声 的分频比，使它的平均值为小数。实际的分频比总是 的功率谱密度S(f)=△1(12frd)。量化噪声引起的 偏离所要求的小数分频比，因而存在量化误差。∑△ 输出相位噪声可由(2)式表示为： 调制器中的量化误差会引起高通的量化噪声并降低 se (f) O(i2) S+(f) 频率综合器的相位噪声性能。为抑制量化噪声，可以 0.m(G2y) 使用更高阶的环路滤波器，或者减小环路带宽。实际 应用中滤波器的阶数一般不会超过3，因为阶数越高 10log 12f(N+ 相位裕度越低，可能引起环路不稳定，限制了第一种 立Hle阁82 B(j2rf) (2) 方法的应用。第二种方法违背了利用小数分频提高 sin 环路带宽的初衷。 由于Hm[z]是高通的，所以量化噪声对相位噪声的 如果将锁相环中分频器的分频步长降为0.5，便 影响主要体现在高频，主要影响带外的相位噪声性 可以减少∑△调制器贡献的量化噪声，使带外的相位 能。由(2)式可以看到，△每降低一半，带外相位噪声 噪声降低6dB。文中使用4/4.5预分频器实现0.5 减少6dB。 分频步长。另外，用一种非常简单的编程方式实现调 制器和分频器的配合，并采用同步电路来消除异步 2 系统架构 分频器的累积抖动。 文中的组织如下：第一部分介绍量化噪声抑制 图2是文中采用的分频器结构。它由MIM+ 技术的原理：第二部分介绍分频器结构和原理：第三 0.5双模前置预分频器、可编程计数器和吞计数器、 部分是各模块的具体实现；第四部分给出了测试结 同步电路以及∑△调制器组成。与传统的实现方法 果：最后是结论。 相比，它用M/M+0.5预分频器取代M1M+1预分 频器，以实现0.5分频步长。 1 量化噪声抑制技术原理 Prescaler clki clko Program M/M+0.5 counter P 图1是小数分频锁相环的频域模型，为了清晰， reset mod 图中噪声源只画出了参考时钟噪声0(t)和∑△调制 Swallow DSM counter S 器量化噪声edz]。图中Hdz]是∑△调制器的噪声 传输函数。假设eaz】的s域表示为6m(s),则由这个 图2分频器结构 模型可以推出，量化噪声到相位噪声的传输函数为： Fig.2 Divider architecture 日ut(s 2匹1 ]1-: 1Q(s】 0im(s） =N a (s) 它的工作原理是：当分频器置位时，预分频器首 (1) 先工作在M+0.5分频模式，程序计数器和吞计数 式中利用了z域到s域的转换公式z=e”,T为采样 器同时开始计数，当计数到S个脉冲后，吞计数器停 周期。1可以证明，调制器输入量化噪声是白噪Pub1i止肝数，发出改变分频模式的控制信号m0d,使预分
引 言 采用一次变频接收机架构的数字电视调谐器, 需要一个宽带频率综合器来产生本振信号。为了在 814 MHz 的宽频率范围内均满足数字电视调谐器 对相位噪声的苛刻要求, 必须采用分数型频率综合 器。因为分数型频率综合器可以在提供窄信道间隔 的同时采用大的环路带宽, 可以同时实现低相位噪 声、低参考输入杂散和快速的锁定时间[ 1]。 分数型频率综合器主要基于由 调制器和整 数型分频器组成的分数型分频器。 调制器产生 伪随机的二进制整数序列来动态地改变整数分频器 的分频比, 使它的平均值为小数。实际的分频比总是 偏离所要求的小数分频比, 因而存在量化误差。 调制器中的量化误差会引起高通的量化噪声并降低 频率综合器的相位噪声性能。为抑制量化噪声, 可以 使用更高阶的环路滤波器, 或者减小环路带宽。实际 应用中滤波器的阶数一般不会超过3, 因为阶数越高 相位裕度越低, 可能引起环路不稳定, 限制了第一种 方法的应用。第二种方法违背了利用小数分频提高 环路带宽的初衷。 如果将锁相环中分频器的分频步长降为0. 5, 便 可以减少 调制器贡献的量化噪声, 使带外的相位 噪声降低6 dB [ 2] 。文中使用4/ 4. 5 预分频器实现0. 5 分频步长。另外, 用一种非常简单的编程方式实现调 制器和分频器的配合, 并采用同步电路来消除异步 分频器的累积抖动。 文中的组织如下: 第一部分介绍量化噪声抑制 技术的原理; 第二部分介绍分频器结构和原理; 第三 部分是各模块的具体实现; 第四部分给出了测试结 果; 最后是结论。 1 量化噪声抑制技术原理 图1 是小数分频锁相环的频域模型, 为了清晰, 图中噪声源只画出了参考时钟噪声ref( t) 和 调制 器量化噪声e q[ z] 。图中H ntf[ z] 是 调制器的噪声 传输函数。假设eq [ z] 的s 域表示为dsm( s) , 则由这个 模型可以推出, 量化噪声到相位噪声的传输函数为: out( s) dsm( s) = H ntf [ z] 2z - 1 1 - z - 1 z= e sT 1 N + ou t( s) ret ( s) ( 1) 式中利用了z 域到s 域的转换公式z = e sT , T 为采样 周期。可以证明, 调制器输入量化噪声eq [ z] 是白噪 图1 小数锁相环量化噪声线性模型[ 3] Fig. 1 T he fr act ional-N PLL linearized quantization no ise model 声 [ 3] , 量化阶梯为分频器的步长, 设为, 则量化噪 声的均方值为 2 / 12。噪声能量均匀分布在采样带宽 内, 调制器的采样频率近似为f r ef , 所以量化噪声 的功率谱密度Sr ( f ) = 2 / ( 12f r ef ) 。量化噪声引起的 输出相位噪声可由( 2) 式表示为: so ut ( f ) ∑ = out ( j 2f ) dsm( j 2f ) 2 S r ( f ) = 10log 2 2 12f r ef ( N + ) 2 1 sin f f ref H ntf e j 2f f ref out ( j 2f ) ref( j 2f ) 2 ( 2) 由于H ntf [ z] 是高通的, 所以量化噪声对相位噪声的 影响主要体现在高频, 主要影响带外的相位噪声性 能。由( 2) 式可以看到, 每降低一半, 带外相位噪声 减少6 dB。 2 系统架构 图2 是文中采用的分频器结构。它由 M/ M + 0. 5 双模前置预分频器、可编程计数器和吞计数器、 同步电路以及 调制器组成。与传统的实现方法 相比, 它用M / M+ 0. 5 预分频器取代M / M + 1 预分 频器, 以实现0. 5 分频步长。 图 2 分频器结构 Fig. 2 Divider architectur e 它的工作原理是: 当分频器置位时, 预分频器首 先工作在 M + 0. 5 分频模式, 程序计数器和吞计数 器同时开始计数, 当计数到S 个脉冲后, 吞计数器停 止计数, 发出改变分频模式的控制信号mo d, 使预分 191 2 期 黄兆磊等: 具有量化噪声抑制的小数分频器
192 固体电子学研究与进展 31卷 频器工作在M分频模式，程序计数器继续计数，计 4/4.5双模预分频器1，其结构如图3所示。其中 满P个脉冲后，发出置位信号，开始新一轮的计数。 mod是模式控制信号，当mod信号为高时，预分频 因此，分频器的分频比是： 器工作在4.5分频模式：当mod信号为低时，预分频 N=M+0·S·T=+MP-S》·T四 器工作在4分频模式。 0 P 0, P M·P+0.5S (3) D Q D Q 由(3)式可见，如果S以1为步长变化，则分频 elki CLK CLK HCLK CLK 器的步长为0.5，与传统实现相比量化阶梯降低了一 MUX P P 0 半，由第二部分的分析可知带外相位噪声性能将会 D 0 D O D Q D Q 提高6dB。 CLK CLK CLK CLK ∑△调制器和分频器的配合需要复杂的编程， 采用0.5分频步长后，编程方式需要作相应的调整。 采用一种比较简单的编程方式，P和S的值可以从 00 MUX CLK 动态分频比的二进制代码直接得到。 Q 1 P 由于采用了M/M+0.5预分频器，分频器本身 mod 可以实现精度为0.5的小数分频，要实现小于0.5的 CLK 分频精度需要∑△调制器，因此将分频比小于0.5的 图34/4.5预分频器电路 小数部分作为∑△调制器的输入。假设分频比N.a Fig.3 4/4.5 prescaler schematic 的二进制编码具有n位整数p位分数，表示为b-1 bm-2b0.b-1…b-p,则D△调制器的输入为2(.a- 该电路由锁存器(latch)、多路选择器(mux)和 b-)=.b-2b-p,将输出序列y[n加到2(N.b1）上 其它逻辑电路组成，它具有双沿触发特性，对这类电 求得动态分频比为N.b1+0.5y[n,因此分频步 路的分析采用文献6的方法。锁存器具有保持和透 长为0.5。y[n]的平均值为.b2b-p,所以N.b-1+ 明两种状态，处于透明状态的锁存器是被驱动的， 0.5y[n的平均值为N.b-1b-2…hp=N.a mx总是选择保持状态提供给输出。根据保持状态 令N.b-+0.5yln=MP+0.5S,即 的不同，锁存器分为两类，时钟为高电平时处于保持 dn121+…+d2+dk-121+…+ 状态的，称为P类锁存器，它的保持状态称为P类状 do+d-12l=2(dn2-1+…+ 态：反之，时钟为低电平时处于保持状态的，称为Q d)+0.5(dk-12+…+do2+d-)= 类锁存器，它的保持状态称为Q类状态。因为是不同 M·P+0.5S (4) 锁存器的输出，P类状态和Q类状态的编码可以相 其中，dm-1d。-2…do.d-1是N.k1+0.5y[n的二进 同。在图3中，当时钟为高电平时，P1P2PPPs决定 制编码。可以看到，如果选取M=2,则P和S的值可 系统的状态，当时钟为低电平时，QQ2QQ4Q5决定 以从动态分频比N.b1+0.5y[n]的二进制编码直 系统的状态。 接得到，即 锁存器的激励方程如(6式所示： p=d-12-+da-22-2h+…+dk P 平 (5) S=dk2+…+do2+d-1 Qi=PaPs Pi=Q4Qs 这种对P和S编程的方式，除了所有编程方式 Q=P1 P克=Q 都会用到的加法外，没有其它额外的运算，实现相当 0=P2 P3=02 灵活，唯一的要求是M=2。这种思想由文献4提 Qi=P3 Pi=03 (6 出，文中针对0.5分频步长作了详细的推导。 Q5=P4·modP5=Q4·mod clki=P4 clki=04 3模块设计 其中P表示时钟为高电平，限示时钟为低电平。根 据激励方程，得到4分频和4.5分频模式下的状态转 换图如图4(a)(d)所示。 3.14/4.5预分频器 图中，P类状态用直角方框表示，Q类状态用圆 根据第部分提出的M四2的要求，文中使用ub角方框表示，输出标在状态的生，有些冗余状态没
频器工作在M 分频模式, 程序计数器继续计数, 计 满P 个脉冲后, 发出置位信号, 开始新一轮的计数。 因此, 分频器的分频比是: N = ( M + 0. 5) ·S ·T vco+ M ·( P - S ) ·T vco Tvco = M ·P + 0. 5S ( 3) 由( 3) 式可见, 如果S 以1 为步长变化, 则分频 器的步长为0. 5, 与传统实现相比量化阶梯降低了一 半, 由第二部分的分析可知带外相位噪声性能将会 提高6 dB。 调制器和分频器的配合需要复杂的编程, 采用0. 5 分频步长后, 编程方式需要作相应的调整。 采用一种比较简单的编程方式, P 和 S 的值可以从 动态分频比的二进制代码直接得到。 由于采用了M/ M+ 0. 5 预分频器, 分频器本身 可以实现精度为0. 5 的小数分频, 要实现小于0. 5 的 分频精度需要 调制器, 因此将分频比小于0. 5 的 小数部分作为 调制器的输入。假设分频比N . a 的二进制编码具有n 位整数p 位分数, 表示为 bn- 1 bn- 2…b0 . b- 1…b- p , 则 调制器的输入为 2( . a- . b- 1) = . b- 2…b- p , 将输出序列y [ n] 加到2( N . b- 1 ) 上 求得动态分频比为N . b- 1+ 0. 5 y [ n] , 因此分频步 长为0. 5。y [ n] 的平均值为. b- 2…b- p , 所以N . b- 1+ 0. 5 y [ n] 的平均值为N . b- 1 b- 2…b- p= N . a。 令N . b- 1+ 0. 5 y [ n] = MP + 0. 5S , 即 dn- 1 2 n- 1 + … + dk2 k + dk- 1 2 k- 1 + … + d0 + d- 1 2 - 1 = 2 k ( dn- 12 n- k- 1 + … + dk) + 0. 5( dk- 1 2 k + … + d0 2 + d - 1) = M P + 0. 5S ( 4) 其中, dn- 1 dn- 2…d 0. d- 1是N . b- 1+ 0. 5y [ n] 的二进 制编码。可以看到, 如果选取M= 2 k , 则P 和S 的值可 以从动态分频比N . b- 1+ 0. 5y [ n] 的二进制编码直 接得到, 即: P = dn- 12 n- 1- k + dn- 2 2 n- 2- k + … + dk S = d k- 12 k + … + d0 2 + d- 1 ( 5) 这种对P 和 S 编程的方式, 除了所有编程方式 都会用到的加法外, 没有其它额外的运算, 实现相当 灵活, 唯一的要求是M = 2 k。这种思想由文献[ 4] 提 出, 文中针对0. 5 分频步长作了详细的推导。 3 模块设计 3. 1 4/ 4. 5 预分频器 根据第二部分提出的M = 2 k 的要求, 文中使用 4/ 4. 5 双模预分频器 [ 5] , 其结构如图 3 所示。其中 mod 是模式控制信号, 当mod 信号为高时, 预分频 器工作在4. 5 分频模式; 当mod 信号为低时, 预分频 器工作在4 分频模式。 图3 4/ 4. 5 预分频器电路 Fig. 3 4/ 4. 5 pr escaler schematic 该电路由锁存器( latch) 、多路选择器( mux ) 和 其它逻辑电路组成, 它具有双沿触发特性, 对这类电 路的分析采用文献[ 6] 的方法。锁存器具有保持和透 明两种状态, 处于透明状态的锁存器是被驱动的, mux 总是选择保持状态提供给输出。根据保持状态 的不同, 锁存器分为两类, 时钟为高电平时处于保持 状态的, 称为P 类锁存器, 它的保持状态称为P 类状 态; 反之, 时钟为低电平时处于保持状态的, 称为 Q 类锁存器, 它的保持状态称为Q 类状态。因为是不同 锁存器的输出, P 类状态和Q 类状态的编码可以相 同。在图3 中, 当时钟为高电平时, P1P2P3P 4P 5 决定 系统的状态, 当时钟为低电平时, Q1Q2Q3Q4Q5 决定 系统的状态。 锁存器的激励方程如( 6) 式所示: : : Q + 1 = P4P5 P + 1 = Q4Q5 Q + 2 = P1 P + 2 = Q1 Q + 3 = P2 P + 3 = Q2 Q + 4 = P3 P + 4 = Q3 ( 6) Q + 5 = P4·mod P + 5 = Q4·mo d clki= P 4 clki= Q4 其中表示时钟为高电平, 表示时钟为低电平。根 据激励方程, 得到4 分频和4. 5 分频模式下的状态转 换图如图4( a) -( d) 所示。 图中, P 类状态用直角方框表示, Q 类状态用圆 角方框表示, 输出标在状态的上方。有些冗余状态没 192 固 体 电 子 学 研 究 与 进 展 31 卷
2期 黄兆磊等：具有量化噪声抑制的小数分频器 193 有标出，对代码相同的P类和Q类冗余状态，只标出 clki 了一种，但也代表了全部的情况。因为从激励方程可 PPPPPs clki 以看到，P类到Q类和Q类到P类的状态转换是完 7: 20000, 全一致的，它们总是对偶出现，只要给出其中一种转 换，就可以推得另外一种。无论是4分频还是4.5分 0 1 0 0 0010-1001 01001010 频，都存在不正常的循环，通过观察图4可以发现， 下1 0 1 在正常的循环中，PPPP4(或QQ2QQ4)中0和1 0101(10110110 (1101 的分布都是连续的，不存在010或101这样的序列， 而在不正常的循环中，均存在这样的序列，因此，一 0 0 0 0010+(10010100 1010） clki PPPPP, 下1 0 +I 01011011(0110-1101 clki p: (99922 (d) 10111-(0101110110(01100)-11001 图4(a)4.5分频正常工作的状态转换图：(b)4.5分频 不正常工作的状态转换图：(c)4分频正常工作的 00010-00101-01010-10101☐ 状态转换图：()4分频不正常工作的状态转换图 0 0 0 0 0 00001☐-00000-100001100011100 4 (a)Normal states diagram in divide-by-4.5 mode; 1 (b)Abnormal states diagram in divide-y-4.5 00011-0011001101-11011 11110 mode:(c)Normal states diagram in divide-by-4 mode:(d)Abnorm al st ates diagram in divide-by-4 00111☐01110 11010 11111-01111 1 1 mode (01111 11101 (10100 (00111 1 旦分频器进入正常的循环，就会一直正常工作，不会 11110 01000(10001)00011 进入不正常的循环。而mod=1时，PP2=11(或 0 0 11100)11000(10000)00000 (00001 QQ2=11)一定在正常的循环中，只要设置初始状 (a) 态mod=1,P1P2=11,QQ2=11,就可以保证4/4.5 clki 分频器正常工作。 0. PPP PP clki 3.2同步电路 p:22200,○ 异步电路的抖动可以逐级累加，如果在异步电 0 0 00100100100100110011 路之后再接一级由高频信号同步的电路，则可将抖 0 1 0 动大幅降低，因为只有同步电路的抖动会影响输 10011-01001(1001000100 出”。由图2可以看到，分频器是异步电路，因此可 (b) 以利用同步电路来降低相位噪声。图5是同步电路 clki 的结构，为了配合4/4.5分频器的双沿触发特性，它 P: PPP,PPs 同样设计成双沿驱动。通过同步电路后，低频的分频 clki P: 器输出信号被高频的VC0输出信号所同步，图5右 (20000. 图给出了它的输入输出波形。 0 0 0 0 D latch 00001000 1100 1110 clko D O MUX 1 1 0001(001101111111 D latch 0 0 0 0000(100011001110 ↑1 1 +1 00010011(0111-1111 图5同步电路及其输出波形 1994-2011 China Acedemic Journal Electronic Publishinusymki.net
有标出, 对代码相同的P 类和Q 类冗余状态, 只标出 了一种, 但也代表了全部的情况。因为从激励方程可 以看到, P 类到Q 类和Q 类到P 类的状态转换是完 全一致的, 它们总是对偶出现, 只要给出其中一种转 换, 就可以推得另外一种。无论是4 分频还是4. 5 分 频, 都存在不正常的循环, 通过观察图4 可以发现, 在正常的循环中, P 1P 2P 3P 4 ( 或 Q1Q2Q3Q4 ) 中 0 和1 的分布都是连续的, 不存在010 或 101 这样的序列, 而在不正常的循环中, 均存在这样的序列, 因此, 一 ( a) ( b) ( c) ( d) 图4 ( a) 4. 5 分频正常工作的状态转换图; ( b) 4. 5 分频 不正常工作的状态转换图; ( c) 4 分频正常工作的 状态转换图; ( d) 4 分频不正常工作的状态转换图 图4 ( a ) Normal states diagr am in div ide-by-4. 5 mo de; ( b ) Abnormal stat es diag r am in divide-by-4. 5 mode; ( c ) Normal states diagr am in divide-by-4 mode; ( d) Abno rm al st ates diagr am in divide-by-4 mode 旦分频器进入正常的循环, 就会一直正常工作, 不会 进入不正常的循环。而 mod= 1 时, P1P2 = 11( 或 Q1Q2= 11) 一定在正常的循环中, 只要设置初始状 态mod= 1, P1P2= 11, Q1Q2= 11, 就可以保证4/ 4. 5 分频器正常工作。 3. 2 同步电路 异步电路的抖动可以逐级累加, 如果在异步电 路之后再接一级由高频信号同步的电路, 则可将抖 动大幅降低, 因为只有同步电路的抖动会影响输 出 [ 7] 。由图2 可以看到, 分频器是异步电路, 因此可 以利用同步电路来降低相位噪声。图5 是同步电路 的结构, 为了配合4/ 4. 5 分频器的双沿触发特性, 它 同样设计成双沿驱动。通过同步电路后, 低频的分频 器输出信号被高频的VCO 输出信号所同步, 图5 右 图给出了它的输入输出波形。 图5 同步电路及其输出波形 Fig . 5 Synchro nizer schem atic and t iming diagr am 193 2 期 黄兆磊等: 具有量化噪声抑制的小数分频器
194 固体电子学研究与进展 31卷 3.3CML锁存器 AFC 预分频器和同步电路都工作在最高频率，必须 使用高速的锁存器。文中采用的锁存器基于CML s19 PFD Charge Loop filter VCO pump (Current mode logic))电路，如图6所示。为了获得更 高的速度，采用无尾电流源的结构。预分频器中的一 Fractional 些与非门等组合逻辑，被嵌入到锁存器中，以进一步 divider 提高工作频率，如图6左图所示。当输入时钟的摆幅 图8系统架构 为零而只加直流偏置时，CML锁存器组成的分频器 Fig.8 System architecture 具有自激特性，存在自激频率fm。在设计时，最好使 分频器的最高输出工作频率小于f。 路负贵寻找所需的子带5。当开关S2闭合时，S1 VDD VDD 断开，VCO控制电压连接到固定参考电压Vd上， AFC电路工作，寻找所需的子带，相当于粗调谐。 R R. AFC电路工作结束后，S2断开S1闭合，VCO控制 电压连接到环路滤波器的输出上，闭合环路开始工 bn 作，相当于细调谐.频率综合器的所有模块均集成在 95M6 -oM3 M4 同一块芯片上。 clkp clkp 4 测试结果 图6 Latch电路 设计的分频器同频综中其它模块一起在SMIC Fig.6 Lat ch schematic 0.18mRF工艺下流片，芯片照片如图9所示，包 3.44调制器 含pad和ESD在内总面积为l.47mm×1mm。电源 电压为1.8V,消耗电流为16mA。输入参考时钟频 采用三阶单环前馈型∑△调制器，其：域模形 率为25MHz时，测试的输出频率范围是1.2~2.1 如图7所示。 GHz。测得的10kHz频偏处的带内相位噪声均小于 -97 dBc/Hz,1MHz频偏处的带外相位噪声均小 8 level 于-124dBc/Hz。当输出1.516GHz信号时，测试的 99回9回9回8 z 相位噪声曲线如图10所示。 图7三阶delt a-sigma调制器 Fig.7 3-order delt a-sigma modulat or 该调制器的输出整数在[-1,2]之间变化，数据 分布较窄，可以避免因频繁的开启、关闭电荷泵而引 起的衬底噪声注入。 3.5频综架构 设计的分频器应用于一个宽带的分数分频频率 综合器中，图8是整个频综的系统框图。除文中设计 图9芯片照片 的分频器之外，该频率综合器还包括鉴频鉴相器、全 Fig.9 Microphotograph of the chip 差分电荷泵和环路滤波器、电感电容压控振荡器 (LC VCO)以及自动频率控制电路(AFC)。其中， 图11是输出1.5GHz信号时，测试的输出功率 VC0由开关电容阵列分成256个连续的子带，以同 谱密度曲线，可以看到在25MHz处的参考杂散为 时得到宽输出频率范围和低VCO增益K,XF代电°ubli8Bse.All rights reserved,http://www.cnki.net
3. 3 CML 锁存器 预分频器和同步电路都工作在最高频率, 必须 使用高速的锁存器。文中采用的锁存器基于CM L ( Current mode log ic) 电路, 如图6 所示。为了获得更 高的速度, 采用无尾电流源的结构。预分频器中的一 些与非门等组合逻辑, 被嵌入到锁存器中, 以进一步 提高工作频率, 如图6 左图所示。当输入时钟的摆幅 为零而只加直流偏置时, CML 锁存器组成的分频器 具有自激特性, 存在自激频率f so。在设计时, 最好使 分频器的最高输出工作频率小于f s o。 图6 La tch 电路 Fig . 6 Lat ch schematic 3. 4 调制器 采用三阶单环前馈型 调制器 [ 8] , 其z 域模形 如图7 所示。 图 7 三阶delt a-sigma 调制器 Fig. 7 3-or der delt a-sigma modulat or 该调制器的输出整数在[ - 1, 2] 之间变化, 数据 分布较窄, 可以避免因频繁的开启、关闭电荷泵而引 起的衬底噪声注入。 3. 5 频综架构 设计的分频器应用于一个宽带的分数分频频率 综合器中, 图8 是整个频综的系统框图。除文中设计 的分频器之外, 该频率综合器还包括鉴频鉴相器、全 差分电荷泵和环路滤波器、电感电容压控振荡器 ( LC VCO) 以及自动频率控制电路( AFC) 。其中, VCO 由开关电容阵列分成256 个连续的子带, 以同 时得到宽输出频率范围和低VCO 增益K vco。AFC 电 图8 系统架构 Fig. 8 Sy stem architectur e 路负责寻找所需的子带[ 5, 9]。当开关S2 闭合时, S1 断开, VCO 控制电压连接到固定参考电压 Vr ef上, AFC 电路工作, 寻找所需的子带, 相当于粗调谐。 AFC 电路工作结束后, S2 断开S1 闭合, VCO 控制 电压连接到环路滤波器的输出上, 闭合环路开始工 作, 相当于细调谐。频率综合器的所有模块均集成在 同一块芯片上。 4 测试结果 设计的分频器同频综中其它模块一起在SMIC 0. 18 m RF 工艺下流片, 芯片照片如图9 所示, 包 含pad 和ESD 在内总面积为1. 47 mm×1 mm。电源 电压为1. 8 V, 消耗电流为16 mA。输入参考时钟频 率为25 M Hz 时, 测试的输出频率范围是1. 2～2. 1 GHz。测得的10 kHz 频偏处的带内相位噪声均小于 - 97 dBc/ Hz, 1 MHz 频偏处的带外相位噪声均小 于- 124 dBc/ Hz。当输出1. 516 GHz 信号时, 测试的 相位噪声曲线如图10 所示。 图9 芯片照片 Fig . 9 Micr ophot og raph of the chip 图11 是输出1. 5 GHz 信号时, 测试的输出功率 谱密度曲线, 可以看到在 25 M Hz 处的参考杂散为 - 58 dBc。 194 固 体 电 子 学 研 究 与 进 展 31 卷
2期 黄兆磊等：具有量化噪声抑制的小数分频器 195 Carrier Freq 1.516 GHz SIgnal Track off DANL Off Trlg Free Log Plot 参考文献 -6.83 dBm Atten 0.00 dB r4 [1]刘深渊，杨清渊.锁相环路M].台湾：沧海书局，2006： 45d 154-158. [2]Yang Yuche,Yu Shih-An,Tang Tao,et al.A quanti- zation noise suppression technique for Afract ional-N frequency synthesizers [J].IEEE J Solid-state Cir- 10H形 Frequency offset cits,2006,41(11):2500-2511. Marker Trace T书e XAxis Value 8：州 [3]Galton I.Delta-Sigma fractional-N phase locked loops C].B.Razavi.Phase-Locking in High Performance 图101.516GHz信号的相位噪声测试结果 Systems:From Devices to Architectures.Piscataw ay, New York:Wiley IEEE Press,2003:23-33. Fig.10 Measured phase noise at 1.516 GHz [4]卢磊，闵吴，唐长文.一种应用于分数分频颜率合成器 的脉冲吞计数器[P].申请号：200910050627.7. ￥Ag1emt2:25:400ct27,2018☐ Mr11509016H [5]Lu Lei.Gong Zhichao.Liao Youchun,et al.A 975-to- Rof -6.49 dBm Atten 10 dB -7.89c8m Marker_ 1960 MHz fast-ocking frac ional-N synthesizer with 1.5000100006H2 adapt ive bandw idth control and 4/4.5 prescalar for -7.09dBm Ext Rof digital TV tuners[C].ISSCC Dig Tech Papers,2009: 396-398. [6]John Rogers,Calvin Plett,Foster Dai.Integrated Cir- cuit Design for High-Speed Frequency Synthesis[M]. tart 1.468 62 GHz Stop 1.531 61 GHz 5BH20H日 BH62 ep1ms(601pts】 Art ech House,2006:153-155. 1.59816 7.9d8 [7]Levant ino S,Roman L,Pellerano S,et al.Phase 1,4751302 noise in digital frequency dividers[J].IEEE J Solid- 图111.5GHz信号的功率谱密度测试 state Circuits,.2004,39(5):775-784. [8]Rhee W,Song B S.Ali A.A 1.1-GHz CMOS frac- Fig.11 Measured power spectrum density at 1.5 GHz tional-N frequency synt hesizer with a 3b third-order 论 AZ modulator[J].IEEE J Solid-state Circuits,2000, 5 结 3510:1453-1460 [9]Lu Lei.Chen Jinghong.Yuan Lu.et al.An 18mW 利用线性模型分析推导了小数频率综合器中量 1.175-2-GHz frequency synthesizer with constant 化噪声对相位噪声的作用，提出了量化噪声抑制技 bandw idth for DV B-T tuners[J].Trans on M icrowave 术，应用这种技术实现了一款应用于小数频率综合 nd T echniques..2009.57(4:928937. 器中的小数分频器。应用一种非常简单的编程方式 实现了∑△调制器和分频器的配合。分频器采用同步 黄兆磊(Huang Zhaolei)男，山东人， 1982年生，2005年6月年毕业于厦门大 技术来消除异步特性引起的累积噪声。包含该分频 学物理系，现为复旦大学ASC国家重点 器的整个频综在SMIC0.18μmRF工艺下流片。测 实验室硕士研究生，主要从事射频和模 得的10kHz频偏处的带内相位噪声均小于-97 拟集成电路方面的研究。 dBc/Hz,1MHz频偏处的带外相位噪声均小于- 124dBc/Hz。在1.8V的电源电压下，消耗的电流为 16mA。 C1994-201I China Academic Journal Electronic Publishing House.All rights reserved.http://www.cnki.net
图 10 1. 516 GHz 信号的相位噪声测试结果 Fig . 10 Measured pha se no ise at 1. 516 GHz 图 11 1. 5 GHz 信号的功率谱密度测试 Fig. 11 Measur ed power spectr um density at 1. 5 GHz 5 结 论 利用线性模型分析推导了小数频率综合器中量 化噪声对相位噪声的作用, 提出了量化噪声抑制技 术, 应用这种技术实现了一款应用于小数频率综合 器中的小数分频器。应用一种非常简单的编程方式 实现了 调制器和分频器的配合。分频器采用同步 技术来消除异步特性引起的累积噪声。包含该分频 器的整个频综在SM IC 0. 18 m RF 工艺下流片。测 得的 10 kHz 频偏处的带内相位噪声均小于- 97 dBc/ Hz, 1 M Hz 频偏处的带外相位噪声均小于- 124 dBc/ Hz。在1. 8 V 的电源电压下, 消耗的电流为 16 mA。 参 考 文 献 [ 1] 刘深渊, 杨清渊. 锁相环路[ M] . 台湾: 沧海书局, 2006: 154-158. [ 2] Yang Yuche, Yu Shih-An, Tang Tao , et al. A quantiza tion no ise suppr ession technique for fra ct ional-N fr equency synthesizers [ J] . IEEE J So lid-state Circuits, 2006, 41( 11) : 2500-2511. [ 3] Ga lto n I. Delta-Sigma fr actio nal-N pha se locked loo ps [ C] . B. Razav i. Phase-Locking in High Perfo rmance Systems: Fr om Devices t o Ar chitectures, Piscataw ay , New Yo rk: Wiley IEEE Press, 2003: 23-33. [ 4] 卢磊, 闵昊, 唐长文. 一种应用于分数分频频率合成器 的脉冲吞计数器[ P] . 申请号: 200910050627. 7. [ 5] Lu Lei, Gong Zhichao , Lia o Youchun, et al. A 975-to- 1960 MHz fast-locking fra ct ional-N synthesizer w ith adapt ive bandw idth contr ol a nd 4/ 4. 5 prescalar for digital TV tuners[ C ] . ISSCC Dig Tech Papers, 2009: 396-398. [ 6] Jo hn Rog ers, Calvin Plett, Fo ster Dai. I nteg r ated Circuit Desig n fo r High -Speed Frequency Synthesis[ M] . Art ech House, 2006: 153-155. [ 7] Lev ant ino S, Roman L, Peller ano S, et al. Phase noise in dig ita l frequency div iders[ J] . IEEE J Solidstate Cir cuits, 2004, 39( 5) : 775-784. [ 8] Rhee W, So ng B S, Ali A. A 1. 1-GHz CMOS fr actio na l-N fr equency sy nt hesizer w it h a 3-b thir d-or der modulato r[J] . IEEE J Solid-state Circuits, 2000, 35( 10) : 1453-1460. [ 9] Lu Lei, Chen Jingho ng, Yuan Lu, et a l. An 18-mW 1. 175-2-GHz frequency synthesizer with constant bandw idth for DVB-T tuners[J] . Tr ans o n M icrowa ve and T echniques, 2009, 57( 4) : 928-937. 黄兆 磊( Huang Zhaolei) 男, 山东 人, 1982 年生, 2005 年 6 月年毕业于厦门大 学物理系, 现为复旦大学ASIC 国家重点 实验室硕士研究生, 主要从事射频和模 拟集成电路方面的研究。 195 2 期 黄兆磊等: 具有量化噪声抑制的小数分频器