第36卷第1期 微电子学 Vol.36.No 1 2006年2月 Microelectronics Feb.2006 一种100MHz采样频率CMOS采样/保持电路 谭珺，唐长文，闵吴 (复旦大学专用集成电路与系统国家重点实验室，上海200433) 摘要：设计了一种高速采样保持电路。该电路采用套筒级联增益自举运算放大器，可在达到高 增益高带宽的同时最大程度地减小功耗：优化了采样开关，获得了良好的线性度，减少了输出误差： 电路的采样频率达到100MHz。采用Charter半导体公司的0.35m标准CMOS工艺库，对整体 电路和分块电路进行了性能分析和仿真。 关键词：AD转换器；采样/保持电路；增益自举运算放大器 中图分类号：TN432 文献标识码：A 文章编号：1004-3365(2006)01-0090-04 A CMOS High-Speed Sample-and-Hold Amplifier TAN Jun,TANG Zhang-wen,MIN Hao (State Key Laboratory of ASIC System,Fudan University.Shanghai 200433.P.R.China) Abstract:The fundamental theory of the sample and hold circuit is analyzed.A fully differential CMOS sample- and-hold amplifier (SHA)is designed using a gain-booster circuit.for which a sampling rate of 100 MHz has been achieved.The circuit is simulated and analyzed,together with its blocks,based on Charter's 0.35 um standard CMOS process Key words:Analog-to-digital converter;Sample and hold circuit;Gain-booster amplifier EEACC:1265H 要。 1 引言 在MOS电路中，最简单的采样保持电路只需 要一个MOS开关和保持电容就可以实现。但是， 纵观当今集成电路的发展方向，数字电路的发 由于MOS开关固有的电荷注入与时钟馈通效应， 展可谓是日新月异。但是不可否认，模拟电路在这 使得这一简单的采样/保持电路很难满足实际的应 个模拟的世界中仍然占有一席之地。相对而言，模 用要求。现在通常采用的底极板采样技术，几乎完 拟和数字接口电路的设计在很长一段时间内没有得 全抑制了在采样时刻由开关的电荷注入和时钟馈通 到足够的重视和发展，加之模拟设计软件也不够成 引入的非线性误差。 熟，模拟接口电路的发展落后于数字电路的发展。 本文介绍的采样保持电路采用全差分结构。这 因此，在一些包括模数接口的电子系统中，接口电路 种结构可以很好地消除直流偏置和偶次谐波失真， 的性能（如速度、精度）成为限制整个系统性能的瓶 抑制来自衬底的共模噪声：使用栅压自举的开关，使 颈。 采样开关栅压随输入信号的变化而等量变化，不受 作为模拟电路和数字电路的接口模块，A/D转 输入信号幅度的影响：使用套筒式增益自举运算放 换器中的保持电路是整个电路的核心模块。在流水 大器，协调运算放大器有限的增益和所需建立时间 线结构的A/D转换电路中，采样保持电路通常是功 的问题。与文献[1]中的采样保持电路相比，本文的 耗最大的模块。此外，采样保持电路的性能决定了 电路结构简单、速度快、精度高、功耗少。该电路在 整个A/D转换器的性能。随着技术的发展，高速度3.3V电源电压下实现了100MHz采样频率，采样 高精度已成为设计流水线A/D转换器的目标，因 精度可以达到10位以上，适用于流水线A/D转换 此，一个高速高精度的采样保持电路就显得尤为重 器的前端采样部分：同时，也可以应用于其他高速模 收稿日期：2005-05-12；定稿日期：2005-07-16 基金项目：上海市科学技术委员2003年度集成电路设计科技专项资助(SDC项目编号：037062019)
收稿日期:2005-05-12; 定稿日期:2005-07-16 基金项目:上海市科学技术委员2003年度集成电路设计科技专项资助(SDC项目编号:037062019) 一种100MHz采样频率CMOS采样/保持电路 谭 珺,唐长文,闵 昊 (复旦大学 专用集成电路与系统国家重点实验室,上海 200433) 摘 要: 设计了一种高速采样保持电路。该电路采用套筒级联增益自举运算放大器,可在达到高 增益高带宽的同时最大程度地减小功耗;优化了采样开关,获得了良好的线性度,减少了输出误差; 电路的采样频率达到100MHz。采用 Charter半导体公司的0.35µm 标准 CMOS工艺库,对整体 电路和分块电路进行了性能分析和仿真。 关键词: A/D转换器;采样/保持电路;增益自举运算放大器 中图分类号: TN432 文献标识码: A 文章编号:1004-3365(2006)01-0090-04 ACMOSHigh-SpeedSample-and-HoldAmplifier TANJun,TANGZhang-wen,MIN Hao (StateKeyLaboratoryofASIC & System,FudanUniversity,Shanghai200433,P.R.China) Abstract: Thefundamentaltheoryofthesampleandholdcircuitisanalyzed.AfullydifferentialCMOSsampleand-holdamplifier(SHA)isdesignedusingagain-boostercircuit,forwhichasamplingrateof100 MHzhasbeen achieved.Thecircuitissimulatedandanalyzed,togetherwithitsblocks,basedonCharter’s0.35µmstandard CMOSprocess. Keywords: Analog-to-digitalconverter;Sampleandholdcircuit;Gain-boosteramplifier EEACC: 1265H 1 引 言 纵观当今集成电路的发展方向,数字电路的发 展可谓是日新月异。但是不可否认,模拟电路在这 个模拟的世界中仍然占有一席之地。相对而言,模 拟和数字接口电路的设计在很长一段时间内没有得 到足够的重视和发展,加之模拟设计软件也不够成 熟,模拟接口电路的发展落后于数字电路的发展。 因此,在一些包括模数接口的电子系统中,接口电路 的性能(如速度、精度)成为限制整个系统性能的瓶 颈。 作为模拟电路和数字电路的接口模块,A/D 转 换器中的保持电路是整个电路的核心模块。在流水 线结构的 A/D转换电路中,采样保持电路通常是功 耗最大的模块。此外,采样保持电路的性能决定了 整个 A/D转换器的性能。随着技术的发展,高速度 高精度已成为设计流水线 A/D 转换器的目标,因 此,一个高速高精度的采样保持电路就显得尤为重 要。 在 MOS电路中,最简单的采样保持电路只需 要一个 MOS开关和保持电容就可以实现。但是, 由于 MOS开关固有的电荷注入与时钟馈通效应, 使得这一简单的采样/保持电路很难满足实际的应 用要求。现在通常采用的底极板采样技术,几乎完 全抑制了在采样时刻由开关的电荷注入和时钟馈通 引入的非线性误差。 本文介绍的采样保持电路采用全差分结构。这 种结构可以很好地消除直流偏置和偶次谐波失真, 抑制来自衬底的共模噪声;使用栅压自举的开关,使 采样开关栅压随输入信号的变化而等量变化,不受 输入信号幅度的影响;使用套筒式增益自举运算放 大器,协调运算放大器有限的增益和所需建立时间 的问题。与文献[1]中的采样保持电路相比,本文的 电路结构简单、速度快、精度高、功耗少。该电路在 3.3V 电源电压下实现了100 MHz采样频率,采样 精度可以达到10 位以上,适用于流水线 A/D 转换 器的前端采样部分;同时,也可以应用于其他高速模 第 36 卷第 1 期 2006年2月 微 电 子 学 Microelectronics Vol.36,№ 1 ================================================== Feb.2006
第1期 谭裙等：一种100MHz采样频率CMOS采样/保持电路 91 拟电路系统中。 电阻，这将在输出信号中引入谐波失真，极大地影响 采样电路的动态特性。减小开关导通电阻最简单的 2 采样电容的选择 方法是采用PMOS和NMOS并联的CMOS互补型 开关。对于CMOS开关，P管和N管的比例影响着 采样保持电路的信噪比(SNR)是衡量动态特性 导通电阻的线性度，因此，要求对PMOS和NMOS 的一个重要指标，由最大输入信号的均方值除以等 的宽度匹配进行优化。 效输入噪声的均方值得到，其对数表示式为 图1(a)是对CMOS开关导通电阻的测试电路， Vis Vis 其中，V1是共模电压，V2是输入电压。通过对V2 2 2 SNR=10 1g 进行扫描，可以得到不同输入电压对应的导通电阻。 +病 =101g (2Vs/2) 12 -十子 图1(b)是在不同宽度比时，导通电阻和输入电压之 (1) 间的关系曲线。从图中可见，当宽度比为2.65/1 式中，分母中的第一项代表量化噪声，第二项代 时，CMOS开关的导通电阻呈现对称的马鞍型，这 表热噪声。开关电容越大，热噪声越小，SNR越大。 时，输入电压在0到3V之间变化，导通电阻的变化 但当开关电容大到一定程度，对信噪比的改善将十 最小，故其线性度最好。 分有限：另一方面，却会使功耗增大，速度变慢。因 此，对电容值的选取应该从速度、SNR和功耗三方 面折中考虑。 热噪声包括开关和运算放大器的热噪声之和， 可以采用参数入来等效，参数入的值根据所选择的 电路进行噪声分析得到。对于SNR的值，当参数入 ee月 =10,量化范围Vs=2V时，对于10位的A/D转 换器可得到的最大信噪比，使用Matlab程序对(I) (a)测试电路 式进行分析，当电容大于0.5pF时，SNR超过 61.95,比理想的值小0.1dB,满足设计的需要。所 0.61 1.=2.8/ 以，在选择电容取值时，最关心的不是热噪声的限 ./w.=2.51 制，而是电容匹配性的要求。 0.4 /W.=2.651 031 3 采样开关的设计和优化 0.2 01 12 因为流水线结构很大一部分电路是采用开关结 Input voitage/V 构实现的，所以，高性能的开关对整个电路来说是极 (b)输入电压和优化结果的关系 其重要的。开关影响采样电路的主要因素是导通电 图1对CMOS开关宽度匹配的优化 阻、电荷注入和时钟馈通等。 对于一个简单的NMOS开关，当开关导通，且 对于采样开关SW1、SW2,CMOS开关在传输 工作在线性区时，可以将MOS管视作一个阻值为 信号的同时，由于栅源电压会受输入信号的变化而 Rm的电阻，其大小为 变化，所以，仍然会有信号的损失。因此，输入采样 1 开关SW1、SW2采用栅压自举电压控制的电路[]。 R= cYY.-V.--/,+v-/四 自举电路在开关导通时提高MOS开关一个恒 定的栅源电压(V:),其大小为电源电压或更高，且 (2) 不受输入信号变化的影响。图2是输入信号变化 若忽略体衬偏效应的影响，则有 时，采样开关栅压变化的仿真波形。从仿真结果可 1 R=- (3) C.WV.-V.-V) 以看出，采样开关栅压随输入信号变化而等量改变， 所以，采样开关导通时，栅源电压基本保持不变，不 可见，Rm是一个与输入信号Vm相关的非线性 受输入信号幅度的影响，线性度很高
拟电路系统中。 2 采样电容的选择 采样保持电路的信噪比(SNR)是衡量动态特性 的一个重要指标,由最大输入信号的均方值除以等 效输入噪声的均方值得到,其对数表示式为 SNR=10lg V2 FS 2 Δ2 12+&2 = = F GT =10lg V2 FS 2 (2VFS/2N )2 12 +&2 = = F TG (1) 式中,分母中的第一项代表量化噪声,第二项代 表热噪声。开关电容越大,热噪声越小,SNR 越大。 但当开关电容大到一定程度,对信噪比的改善将十 分有限;另一方面,却会使功耗增大,速度变慢。因 此,对电容值的选取应该从速度、SNR 和功耗三方 面折中考虑。 热噪声包括开关和运算放大器的热噪声之和, 可以采用参数*来等效,参数*的值根据所选择的 电路进行噪声分析得到。对于 SNR 的值,当参数* =10,量化范围VFS =2V 时,对于10位的 A/D 转 换器可得到的最大信噪比,使用 Matlab程序对(1) 式进 行 分 析,当 电 容 大 于 0.5pF 时,SNR 超 过 61.95,比理想的值小0.1dB,满足设计的需要。所 以,在选择电容取值时,最关心的不是热噪声的限 制,而是电容匹配性的要求。 3 采样开关的设计和优化 因为流水线结构很大一部分电路是采用开关结 构实现的,所以,高性能的开关对整个电路来说是极 其重要的。开关影响采样电路的主要因素是导通电 阻、电荷注入和时钟馈通等。 对于一个简单的 NMOS开关,当开关导通,且 工作在线性区时,可以将 MOS管视作一个阻值为 Ron的电阻,其大小为 Ron= 1 unCox W L[Vg-Vin-Vth-rn(ヘ|2Φf+Vin|-ヘ|2Φf| (2) 若忽略体衬偏效应的影响,则有 Ron= 1 unCox W L(Vg-Vin-Vth) (3) 可见,Ron是一个与输入信号Vin相关的非线性 电阻,这将在输出信号中引入谐波失真,极大地影响 采样电路的动态特性。减小开关导通电阻最简单的 方法是采用PMOS和 NMOS并联的CMOS互补型 开关。对于 CMOS开关,P管和 N 管的比例影响着 导通电阻的线性度,因此,要求对 PMOS和 NMOS 的宽度匹配进行优化。 图1(a)是对CMOS开关导通电阻的测试电路, 其中,V1 是共模电压,V2 是输入电压。通过对V2 进行扫描,可以得到不同输入电压对应的导通电阻。 图1(b)是在不同宽度比时,导通电阻和输入电压之 间的关系 曲 线。从 图 中 可 见,当 宽 度 比 为 2.65/1 时,CMOS开关的导通电阻呈现对称的马鞍型,这 时,输入电压在0到3V 之间变化,导通电阻的变化 最小,故其线性度最好。 (a)测试电路 (b)输入电压和优化结果的关系 图1 对 CMOS开关宽度匹配的优化 对于采样开关 SW1、SW2,CMOS开关在传输 信号的同时,由于栅源电压会受输入信号的变化而 变化,所以,仍然会有信号的损失。因此,输入采样 开关SW1、SW2采用栅压自举电压控制的电路[2]。 自举电路在开关导通时提高 MOS开关一个恒 定的栅源电压(Vgx),其大小为电源电压或更高,且 不受输入信号变化的影响。图 2 是输入信号变化 时,采样开关栅压变化的仿真波形。从仿真结果可 以看出,采样开关栅压随输入信号变化而等量改变, 所以,采样开关导通时,栅源电压基本保持不变,不 受输入信号幅度的影响,线性度很高。 第 1 期 谭 珺等:一种100MHz采样频率 CMOS采样/保持电路 91
92 谭珺等：一种100MHz采样顿率CMOS采样/保持电路 2006年 度和输入输出电压的指标要求。对于自举运放，并 不需要很高的增益，但是希望得到较大的动态范围。 在设计的过程中，要考虑自举运放和整体运放直接 带宽的相互关系[)。 设计高速高增益的运算放大器，建立时间是一 个重要指标。在增益自举型运算放大器中，自举运 80 120 160 200 放会引入零点和极点问题，从而使自举运放的带宽 1/ns 图2自举电路中采样开关的栅源电压 对建立时间产生重要影响。对于自举运放，如果其 第一极点的频率为1，如图4所示，一级套筒运算 4套筒式增益增强运算放大器的设计 放大器一级极点频率为2，那么，在一级套筒运算 放大器中加入自举运放后，整个运放的增益会提高， 采样保持电路中的核心部件是运算放大器，其 但第一极点会有所偏移。为了得到较短的建立时 性能直接决定了采样保持电路是否可以实现功能。 间，使运放能够稳定地工作，要求自举运放的单位增 运算放大器的整体电路如图3所示。 益频率w满足2<w<a5的条件（其中，5是整个 运放的第二极点)。为了满足设计要求，在半个时间 周期(5ns)之内完全建立，需要对自举运放进行电 容补偿，使其带宽满足上述要求，从而消除由自举运 放引入的零点和极点问题。 Gain(tog) Gain o(log) 图3全差分套筒式增益自举运算放大器 图4增益增强运算放大器的零点/极点分析 根据采样保持电路的设计要求，需要满足100 5 采样保持电路 MHz的采样速度，应用于10位A/D转换器中，需 要一个高带宽、高增益的运算放大器，带宽要求大于 根据时钟，可以将该电路工作分为采样和保持 850MHz,增益要求大于80dB。根据不同结构运 两个阶段。使用两相非交叠时钟，分别实现采样和 算放大器的性能比较和折中考虑，使用增益自举的 保持功能。采样保持电路是图5中的结构。除了时 技术，采用全差分增益自举运算放大器结构，能够得 钟Ck1,还设有时钟CIk1’和CIk01。按照顺序， 到高带宽、高增益的运算放大器[)。 CIk1’、C1k01和C1k1依次闭合，然后再相继断开。 增益自举技术是增加输出的阻抗而不增加更多 采样阶段，时钟Ck1有效，运放的两个输入端 的共源共栅器件，以此来增加整个运算放大器的增 被短路，采样得到的电压以电荷的形式存储在采样 益。整体结构采用套筒级联式运算放大器，作为单 电容C,上。输入采样开关SW1、SW2是栅压自举 级运放，次主极点靠后，使得频率特性好，具有很宽 电压控制的NMOS采样开关。运放在采样时处于 的带宽[)：此外，由于这种结构只有两条电流支路， 开环状态，所以，运放的两个输出端需要被直接短 因此，在各种放大器中功耗最低。 路，并且被同时接到V共模输出电压。否则，在采 增益自举运算放大器中的辅助放大器采用标准 样过程中，运放的两个输入端虽然被短路到共模输 的折叠-套筒结构。选择这样的结构是考虑到对速 入电平，但由于开关具有一定的电阻，所以，正负输
图2 自举电路中采样开关的栅源电压 4 套筒式增益增强运算放大器的设计 采样保持电路中的核心部件是运算放大器,其 性能直接决定了采样保持电路是否可以实现功能。 运算放大器的整体电路如图3所示。 图3 全差分套筒式增益自举运算放大器 根据采样保持电路的设计要求,需要满足100 MHz的采样速度,应用于10位 A/D 转换器中,需 要一个高带宽、高增益的运算放大器,带宽要求大于 850MHz,增益要求大于80dB。根据不同结构运 算放大器的性能比较和折中考虑,使用增益自举的 技术,采用全差分增益自举运算放大器结构,能够得 到高带宽、高增益的运算放大器[3]。 增益自举技术是增加输出的阻抗而不增加更多 的共源共栅器件,以此来增加整个运算放大器的增 益。整体结构采用套筒级联式运算放大器,作为单 级运放,次主极点靠后,使得频率特性好,具有很宽 的带宽[5];此外,由于这种结构只有两条电流支路, 因此,在各种放大器中功耗最低。 增益自举运算放大器中的辅助放大器采用标准 的折叠-套筒结构。选择这样的结构是考虑到对速 度和输入输出电压的指标要求。对于自举运放,并 不需要很高的增益,但是希望得到较大的动态范围。 在设计的过程中,要考虑自举运放和整体运放直接 带宽的相互关系[4]。 设计高速高增益的运算放大器,建立时间是一 个重要指标。在增益自举型运算放大器中,自举运 放会引入零点和极点问题,从而使自举运放的带宽 对建立时间产生重要影响。对于自举运放,如果其 第一极点的频率为+1,如图4所示,一级套筒运算 放大器一级极点频率为+2,那么,在一级套筒运算 放大器中加入自举运放后,整个运放的增益会提高, 但第一极点会有所偏移。为了得到较短的建立时 间,使运放能够稳定地工作,要求自举运放的单位增 益频率+3 满足+2<+3<+5 的条件(其中,+5 是整个 运放的第二极点)。为了满足设计要求,在半个时间 周期(5ns)之内完全建立,需要对自举运放进行电 容补偿,使其带宽满足上述要求,从而消除由自举运 放引入的零点和极点问题。 图4 增益增强运算放大器的零点/极点分析 5 采样保持电路 根据时钟,可以将该电路工作分为采样和保持 两个阶段。使用两相非交叠时钟,分别实现采样和 保持功能。采样保持电路是图5中的结构。除了时 钟 Clk1,还 设 有 时 钟 Clk1’和 Clk01。按 照 顺 序, Clk1’、Clk01和 Clk1依次闭合,然后再相继断开。 采样阶段,时钟 Clk1有效,运放的两个输入端 被短路,采样得到的电压以电荷的形式存储在采样 电容Cs 上。输入采样开关 SW1、SW2是栅压自举 电压控制的 NMOS采样开关。运放在采样时处于 开环状态,所以,运放的两个输出端需要被直接短 路,并且被同时接到Vcmo共模输出电压。否则,在采 样过程中,运放的两个输入端虽然被短路到共模输 入电平,但由于开关具有一定的电阻,所以,正负输 92 谭 珺等:一种100MHz采样频率 CMOS采样/保持电路 2006年
第1期 谭裙等：一种100MHz采样频率CMOS采样/保持电路 93 入端会具有一定的电压差，在运放开环的情况下，该 信噪比，完全适用于10位A/D转换器。 电压差被放大，使得运放的差分输出电压很大，以至 FFTPLOT 0 于运放进入线性区(Triode Region)。在运放开始 保持阶段时，如果必须先从线性区出来的话，就会使 % 得总的收敛时间大大加长。 V Clkl'- 12 Clp2 +C1k2 30 30 SWI ANALOGINPUT FREQUENCY/MHz Clp2 图6输入信号为42.04MHz的频谱图 C1k01 7 结论 Clp1 本文使用Charter半导体公司的0.35um工 艺，设计并实现了一个高速高精度采样保持电路。 图5采样/保持电路图 该电路在3.3V电源电压下，采样频率可以达到 相对于文献[1]中的采样保持电路，该电路结构 100MHz,并具有10位以上的采样精度，电路功耗 能更有效地抑制时钟馈通和电荷注入效应引起的共 为10.7mW。结合电路的噪声分析，选取合适的采 模干扰。 样电容，同时，使用栅压自举采样开关，有效地减少 了时钟馈通和电荷注入效应；采用套筒级联式增益 6 性能仿真 自举运算放大器，在达到较高的带宽和高速建立的 同时，降低了整体电路的功耗。整个采样保持电路 使用Hspice软件，采用Charter公司的0.35 的高速高精度性能已得到了验证。 am标准CMOS工艺库，对采样/保持电路进行仿真 (3.3V电源电压)。表1是不同工艺条件下运算放 参考文献： 大器的开环输出仿真结果。 [1]Lewis S H.Gray P R.A pipelined 5-M sample/s 9- bit analog-to-digital converter [J].IEEE J Sol Sta 表1运算放大器的性能仿真 Circ,1987,22(12):954-961. [2]Abo A M.Gray P R.A 1.5-V.10-bit,14.3-MS/s G/dB BW/GHz CL/pF PN/()P/mW 工艺 COMS pipeline analog-to-digital converter [J].IEEE J 100.6 1.28 1.2 50 15.82 慢 Sol Sta Cire,.1999,22(5):599-606. 99.6 1.371.2 52 15.69 正常 [3] Gulati K,Lee H S.A high-swing CMOS telescopic 98.11.401.25417.26 快 operational amplifier [J].IEEE J Sol Sta Circ.1998. 33(12):2010-2019. 经过仿真，得到运算放大器的建立时间为3.5 [4] Bult K.Govert J G.Geelen M.A fast-settling CMOS ns,即可以在半个时钟周期内完全建立，从而保证了 op amp for SC circuit with 90-dB DC gain[J].IEEE J Sol Sta Cire,1990,25(6):1379-1384. 采样保持电路的基本工作。 [5] Min B M.Kim P.Bowman F W,et al.A 69-mW 10- 对于采样得到的数据，通过Matlab程序进行计 bit 80-M sample/s pipelined COMS ADC [J].IEEE J 算，得到输出数据的频谱，并对频谱信噪比等进行了 Sol Sta Cire,2003,38(12):2031-2039. [6]Lewis S H,Fetterman H S.Gross G F,et al.A 10- 一系列的分析。 bit 20-M sample/s analog-to-digital converter [J]. 图6是在输入端输入42.04MHz、Vp=2V的 IEEE J Sol Sta Circ.1992.27(3):351-358. 正弦信号，用100MHz时钟进行采样得到的频谱。 根据计算，信噪比达到64.89dB;根据SINAD的 作者简介：谭珺(1980一)，女（汉族），上 值，得出有10位以上的精度。通过Matlab程序对 海人，硕士研究生，1999年毕业于复旦大 多种频率输入的分析，得到的有效位数都有10位的 学电子工程系，获学士学位，主要研究方 精度。当输入信号为49MHz时，仍然有64dB的 向为高速流水线A/D转换电路
入端会具有一定的电压差,在运放开环的情况下,该 电压差被放大,使得运放的差分输出电压很大,以至 于运放进入线性区(TriodeRegion)。在运放开始 保持阶段时,如果必须先从线性区出来的话,就会使 得总的收敛时间大大加长。 图5 采样/保持电路图 相对于文献[1]中的采样保持电路,该电路结构 能更有效地抑制时钟馈通和电荷注入效应引起的共 模干扰。 6 性能仿真 使用 Hspice软 件,采 用 Charter公 司 的 0.35 µm 标准 CMOS工艺库,对采样/保持电路进行仿真 (3.3V 电源电压)。表1是不同工艺条件下运算放 大器的开环输出仿真结果。 表1 运算放大器的性能仿真 G/dB BW/GHz CL/pF PN/(º) P/mW 工艺 100.6 1.28 1.2 50 15.82 慢 99.6 1.37 1.2 52 15.69 正常 98.1 1.40 1.2 54 17.26 快 经过仿真,得到运算放大器的建立时间为3.5 ns,即可以在半个时钟周期内完全建立,从而保证了 采样保持电路的基本工作。 对于采样得到的数据,通过 Matlab程序进行计 算,得到输出数据的频谱,并对频谱信噪比等进行了 一系列的分析。 图6是在输入端输入42.04MHz、Vpp =2V 的 正弦信号,用100 MHz时钟进行采样得到的频谱。 根据计算,信噪比达到 64.89dB;根据 SINAD 的 值,得出有10位以上的精度。通过 Matlab程序对 多种频率输入的分析,得到的有效位数都有10位的 精度。当输入信号为49 MHz时,仍然有64dB 的 信噪比,完全适用于10位 A/D转换器。 图6 输入信号为42.04MHz的频谱图 7 结 论 本文使用 Charter半导体公司的 0.35µm 工 艺,设计并实现了一个高速高精度采样保持电路。 该电路在3.3 V 电 源 电 压 下,采 样 频 率 可 以 达 到 100MHz,并具有10 位以上的采样精度,电路功耗 为10.7mW。结合电路的噪声分析,选取合适的采 样电容,同时,使用栅压自举采样开关,有效地减少 了时钟馈通和电荷注入效应;采用套筒级联式增益 自举运算放大器,在达到较高的带宽和高速建立的 同时,降低了整体电路的功耗。整个采样保持电路 的高速高精度性能已得到了验证。 参 考 文 献: [1] LewisSH ,GrayPR.Apipelined5-Msample/s9- bitanalog-to-digitalconverter [J].IEEE J SolSta Circ,1987,22(12):954-961. [2] AboA M,GrayPR.A1.5-V,10-bit,14.3-MS/s COMSpipelineanalog-to-digitalconverter[J].IEEEJ SolStaCirc,1999,22(5):599-606. [3] GulatiK,Lee H S.A high-swingCMOStelescopic operationalamplifier[J].IEEEJSolStaCirc,1998, 33(12):2010-2019. [4] BultK,GovertJG,GeelenM.Afast-settlingCMOS opampforSCcircuitwith90-dBDCgain[J].IEEEJ SolStaCirc,1990,25(6):1379-1384. [5] MinB M,KimP,BowmanF W,etal.A69-mW10- bit80-Msample/spipelinedCOMSADC[J].IEEEJ SolStaCirc,2003,38(12):2031-2039. [6] LewisSH,FettermanHS,GrossGF,etal.A10- bit20-M sample/s analog-to-digitalconverter [J]. IEEEJSolStaCirc,1992,27(3):351-358. 作者简介:谭 珺(1980-),女(汉族),上 海人,硕士研究生,1999 年毕业于复旦大 学电子工程系,获学士学位,主要研究方 向为高速流水线 A/D转换电路。 第 1 期 谭 珺等:一种100MHz采样频率 CMOS采样/保持电路 93